特許
J-GLOBAL ID：200903006930521179
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-126277
公開番号（公開出願番号）：特開平10-303316
出願日： 1997年04月30日
公開日（公表日）： 1998年11月13日
要約：
【要約】【課題】ゲート電極とソース、ドレイン拡散層上にチタンシリサイド層を自己整合的に形成するCMOSにおいて、nMOSのチタンシリサイド層の層抵抗を十分に低く抑え、pMOSの接合リーク電流の増加を抑制する製造方法の提供。【解決手段】pMOSのソース、ドレイン拡散層9を形成するイオン注入工程と、多結晶シリコン13をマスクとしてnMOSのソース、ドレイン拡散層9を形成するためのイオン注入及び活性化アニール工程と、多結晶シリコン13をマスクとしてそのまま用いnMOS領域にのみ相対的に高エネルギーで非晶質化のためのイオン注入を行う工程と、多結晶シリコン13を除去し全面に相対的に低エネルギーで非晶質化のためのイオン注入を行う工程と、ゲート電極9およびソース、ドレイン拡散層上にチタンシリサイド層11を自己整合的に形成する工程を備える。
請求項（抜粋）：
シリコン基板上にnMOSおよびpMOSを形成する際、(a)イオン注入とこれに続く活性化アニールによって、それぞれのソース、ドレイン拡散層を形成する工程と、(b)nMOS領域にのみ相対的に高エネルギーで、pMOS領域にのみ相対的に低エネルギーで、シリコンゲート電極およびソース、ドレイン拡散層の表層部を非晶質化するためのイオン注入を行う工程と、(c)前記ゲート電極およびソース、ドレイン拡散層表面を露出させた状態で、全面に高融点金属膜を被着させ、熱処理によって、前記高融点金属膜と、前記ゲート電極およびソース、ドレイン拡散層とを反応させ、続いて前記高融点金属膜の未反応部分を除去することによって、前記ゲート電極および前記ソース、ドレイン拡散層上に、高融点金属シリサイド層を自己整合的に形成する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 21/8238
, H01L 27/092
, H01L 21/28 301
, H01L 29/78
, H01L 21/336
H01L 27/08 321 D
, H01L 21/28 301 T
, H01L 27/08 321 E
, H01L 29/78 301 P
