特許

J-GLOBAL ID：200903007003811093

奇数分周回路およびこれを用いたフェーズロックループ回路

発明者： 藤田 修一 ,  石原 昇
出願人/特許権者： 日本電信電話株式会社
代理人 (1件)： 中村 純之助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-004624
公開番号（公開出願番号）：特開平6-216761
出願日： 1993年01月14日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】デューティ1/2の分周出力を得る奇数分周回路を提供する。【構成】MSD-FFを用いた奇数分周回路において、第1のクロックである例えば正相クロックCに同期する分周出力を有する任意の段のMSD-FFの出力端子または入力端子に、第1のクロックとは逆位相の第2のクロックすなわち例えば逆相クロックCBに同期する分周出力を出力するDラッチを付加し、該Dラッチを付加する上記端子における該Dラッチへの入力データと該Dラッチからの出力データとの論理和出力を最終分周出力とする構成を備えることとする。

請求項（抜粋）：

複数のマスタースレーブ型Dフリップフロップ(MSD-FFという)を縦続接続し、最終段のMSD-FFと該最終段の一段前段のMSD-FFの両正転出力の否定論理和出力を初段のMSD-FFに入力し、クロックと同期した分周出力を有する奇数分周回路において、第1のクロックに同期する分周出力を有する任意の段のMSD-FFの出力端子または入力端子に、上記第1のクロックとは逆位相の第2のクロックに同期する分周出力を出力するDフリップフロップ(Dラッチという)を付加し、該Dラッチを付加する上記端子における該Dラッチへの入力データと該Dラッチからの出力データとの論理和出力を最終分周出力とする構成を備えることを特徴とする奇数分周回路。

IPC (4件)：

H03K 23/00 ,  H03K 23/48 ,  H03L 7/085 ,  H03L 7/08

FI (2件)：

H03L 7/08 A ,  H03L 7/08 N

引用特許：

審査官引用 (3件)

• 特開昭60-059896
  
• 特開平4-365292
  
• 特開平2-305296