特許
J-GLOBAL ID：200903007020774576
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-065817
公開番号（公開出願番号）：特開平6-061267
出願日： 1991年03月29日
公開日（公表日）： 1994年03月04日
要約：
【要約】[目的] 従来よりサイドゲート耐圧に優れる逆構造HEMTを提供する。[構成] 半絶縁性GaAs基板41上に、基板側から、膜厚200nmの第1のノンドープGaAs層45a、膜厚5nmでp型不純物のドーピング量が4*1017/cm3のp型GaAs層45b、膜厚100nmの第2のノンドープGaAs層45c及び膜厚100nmのノンドープAlGaAs層47から成るバッファ層43を具える。このAlGaAs層47上にn型AlGaAsキャリア供給層49、アンドープAlGaAsスペーサ層51、アンドープGaAsチャネル層53、n型GaAsキャップ層55及びn+型GaAsオーミック層57をこの順に具える。このオーミック層、キャップ層55にリセス59を具え、該リセス59内にゲート電極61を、オーミック層57の、ゲート電極61両側部分上にソース・ドレイン電極63を具えて成っている。
請求項（抜粋）：
GaAs基板上に、該基板側からGaAs層及びAlGaAs層をこの順に有するバッファ層を具え、該バッファ層上にn型AlGaAsキャリア供給層を具え、該キャリア供給層上側に該キャリア供給層と格子整合する半導体層から成り該キャリア供給層より誘起された電子をチャネルとするチャネル層を具え、該チャネル層の上側にゲート電極、該ゲート電極の両側にソース・ドレイン電極を具えて成る半導体装置において、バッファ層のGaAs層内に該GaAs層と格子整合するp型の半導体層であって該半導体層に伝導を生じない程度の厚さ及び不純物濃度のp型の半導体層を少なくとも一層有したことを特徴とする半導体装置。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 29/20
H01L 29/80 H
, H01L 29/80 F
