特許
J-GLOBAL ID：200903007039243121

半導体記憶装置

発明者：
廣部 厚紀

廣部 厚紀 について

, 
永田 恭一

永田 恭一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平10-307645
公開番号（公開出願番号）：特開2000-132966
出願日： 1998年10月28日
公開日（公表日）： 2000年05月12日
要約：
【要約】【課題】 複数のアドレスの保持とコマンド種別によるアドレスの選択出力とを、十分な動作マージンをとりながら実行可能にする。【解決手段】 開示される半導体記憶装置は、コマンドデコーダ15Aが、読み出しコマンドの入力から第1の期間後に第1の制御信号を発生し、書き込みコマンドの入力から第2の期間後に第2の制御信号を発生するとともに、第1の制御信号と第2の制御信号とに応じてカラム系コントロール回路17Aへの動作指示信号を発生し、バーストカウンタ16Aが、入力アドレスを第1の期間及び第2の期間遅延して、第1の制御出力に応じて第1の期間遅延したアドレスを読み出しアドレスとして出力し、第2の制御信号に応じて第2の期間遅延したアドレスを書き込みアドレスとして出力するように構成されている。
請求項（抜粋）：
外部コマンドに応じてメモリ部の動作とメモリ部に対するアドレス供給とのタイミングを制御する制御手段と、該制御手段からの制御信号に応じて外部アドレス入力からメモリ部に対するアドレス出力を発生するアドレス出力手段と、前記制御手段からの動作指示に応じてメモリ部に対する書き込み動作制御信号と読み出し動作制御信号との出力を開始するカラム系制御手段とを備えた半導体記憶装置において、前記制御手段が、読み出しコマンドの入力から第1の期間後に第1の制御信号を発生し、書き込みコマンドの入力から第2の期間後に第2の制御信号を発生するとともに、該第1の制御信号と第2の制御信号とに応じて前記カラム系制御手段に対する動作指示信号を発生し、前記アドレス出力手段が、入力アドレスを前記第1の期間及び第2の期間遅延して、第1の制御信号に応じて第1の期間遅延したアドレスを読み出しアドレスとして出力し、第2の制御信号に応じて第2の期間遅延したアドレスを書き込みアドレスとして出力するように構成されていることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/407 ,  G11C 11/413 ,  G11C 11/408
FI (4件)：
G11C 11/34 362 S ,  G11C 11/34 302 A ,  G11C 11/34 354 B ,  G11C 11/34 354 C
Fターム (17件)：
5B015HH01 ,  5B015HH03 ,  5B015JJ24 ,  5B015KB43 ,  5B015KB44 ,  5B015KB84 ,  5B015KB92 ,  5B015NN03 ,  5B015PP01 ,  5B015QQ18 ,  5B024AA04 ,  5B024BA18 ,  5B024BA21 ,  5B024BA23 ,  5B024BA25 ,  5B024CA11 ,  5B024CA16
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM