特許
J-GLOBAL ID：200903007050911292
メモリー制御回路及び方法
発明者：
出願人/特許権者：
代理人 (3件)：
伊東 忠彦
, 大貫 進介
, 伊東 忠重
公報種別：公開公報
出願番号（国際出願番号）：特願2007-102555
公開番号（公開出願番号）：特開2008-065804
出願日： 2007年04月10日
公開日（公表日）： 2008年03月21日
要約：
【課題】 書き込みの準拠となる信号に進みや遅れが生じた場合でも、データの正常な書き込みを確保するメモリー制御回路及び制御方法を提供する。【解決手段】 メモリー制御回路は、データストローブ信号とクロック信号間の位相差を検出する位相検出モジュールと、位相差に基づき位相差に対応する制御信号のセットを生成する制御モジュールと、データストローブ信号の立ち上がりエッジ/立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチするラッチモジュールと、書き込みデータに対し奇/偶分離処理を行い、書き込みデータの奇/偶データに対応するデータ分離信号を生成する奇/偶データ分離器と、制御信号に基づいてデータ分離信号により搬送される奇/偶データに対し、制御信号に対応する遅延量をもとに遅延調整を行う可調整遅延線モジュールとを含む。【選択図】 図2
請求項（抜粋）：
メモリー制御回路であって、
データストローブ信号とクロック信号間の位相差を検出する位相検出モジュールと、
前記位相検出モジュールに結合され、前記位相差に対応する制御信号のセットを前記位相差に基づき生成する制御モジュールと、
前記データストローブ信号の立ち上がりエッジ/立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチするラッチモジュールと、
前記ラッチモジュールに結合され、前記書き込みデータに対し奇/偶データ分離処理を行い、前記書き込みデータに対応する奇/偶データを搬送するデータ分離信号を生成する奇/偶データ分離器と、
前記奇/偶データ分離器と前記制御モジュールに結合され、前記制御信号のセットに基づいて前記データ分離信号により搬送される前記制御信号のセットに対応する前記奇/偶データの遅延量を調整する、可調整遅延線モジュールとを有することを特徴とするメモリー制御回路。
IPC (1件)：
FI (2件)：
G06F12/00 564D
, G06F12/00 597D
