特許

J-GLOBAL ID：200903007094687403

半導体装置の製造方法

発明者： 川野 連也
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 宮本 恵司
公報種別：公開公報
出願番号（国際出願番号）：特願2002-077625
公開番号（公開出願番号）：特開2003-273209
出願日： 2002年03月20日
公開日（公表日）： 2003年09月26日
要約：

【要約】【課題】配線内やビア内に残留する応力を緩和し、ボイドの発生に起因する配線欠陥等を低減することができる半導体装置の製造方法、特にダマシンプロセスにおける処理方法を提供の提供。【解決手段】層間絶縁膜に形成したビア孔又は配線溝にTi、TiN、Ta、TaN、WN等の単層膜、又はそれらを組み合わせた2層以上の積層膜からなるバリアメタルを介してCu、W等の配線材料をメッキ法により成膜した後、200°C〜400°Cの温度で高温アニールを行い、CMP法によりビア孔又は配線溝内部に配線材料を埋め込むダマシンプロセスにおいて、高温アニール後、CMP前に-75°C程度以下の温度で冷却処理を行うか、若しくは、多層配線形成後に-100°C以下(好ましくは一196°C以下)の温度で冷却処理を行うことにより、配線やビア内の残留引っ張り応力を緩和してボイドの発生を防止する。

請求項（抜粋）：

絶縁層に形成されるビア孔又は配線溝に、CMP法を用いて配線を形成する工程を含む半導体装置の製造方法において、前記配線材料の成膜後、CMP前にアニール工程を有し、前記アニール工程後に、前記半導体装置を所定の温度以下に冷却する冷却処理を行うことを特徴とする半導体装置の製造方法。

Fターム (48件)：

5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK08 ,  5F033KK09 ,  5F033KK11 ,  5F033KK18 ,  5F033KK19 ,  5F033KK32 ,  5F033KK33 ,  5F033KK34 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ88 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033SS11 ,  5F033SS15 ,  5F033WW03 ,  5F033XX05 ,  5F033XX19

引用特許：

審査官引用 (2件)

• 配線膜の形成方法
  公報種別：公開公報   出願番号：特願平11-183875   出願人：株式会社神戸製鋼所
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平10-140229   出願人：株式会社東芝