特許

J-GLOBAL ID：200903007098370692

フリップフロップ回路

発明者： 山下 寛樹 ,  以頭 博之 ,  齊藤 達也
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願平4-021100
公開番号（公開出願番号）：特開平5-218815
出願日： 1992年02月06日
公開日（公表日）： 1993年08月27日
要約：

【要約】【目的】 フリップフロップ回路のデ-タの取り込み速度の高速化と、α線によるソフトエラ-耐性の向上を可能とする。【構成】 それぞれエミッタ結合論理回路で構成され、クロック信号とデ-タを取り込むデータ取得部と、データ取得部の出力状態を保持するデ-タ保持部と、データ取得部の出力状態をデ-タ保持部へ帰還するデータ帰還部と、デ-タ保持部の保持状態を出力する出力バッファ部、そして、データ帰還部の帰還動作速度を、クロック信号に同期して制御し、このクロック信号により、デ-タ保持部の活性化時に、データ帰還部からデータ保持部に入力される電流を、データ取得部の活性化時よりも小さくする帰還速度制御部とからなるフリップフロップ回路。

請求項（抜粋）：

それぞれエミッタ結合論理回路で構成され、クロック信号とデ-タを取り込み、対応する値を出力するデータ取得手段と、該データ取得手段の出力状態を保持するデ-タ保持手段と、該デ-タ保持手段で保持する上記データ取得手段の出力状態を、該デ-タ保持部へ帰還するデータ帰還手段と、上記デ-タ保持手段で保持する上記データ取得手段の出力状態を出力する出力バッファ手段とを具備し、上記クロック信号を、上記データに対応する上記データ取得手段の出力状態の変化のトリガとするフリップフロップ回路において、上記データ帰還手段による上記データ取得手段の出力状態の上記データ保持手段への帰還動作速度を、上記データ取得手段で取り込むクロック信号に同期して制御する帰還速度制御手段を設けることを特徴とするフリップフロップ回路。