特許
J-GLOBAL ID：200903007099877251
論理回路検証方法
発明者：
出願人/特許権者：
代理人 (1件)：
金山 敏彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-338743
公開番号（公開出願番号）：特開平6-188316
出願日： 1992年12月18日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 回路の動作に大きな影響を与える配線遅延に関して、配線遅延前に精度よく配線遅延を予測しうる論理回路検証方法を提供する。【構成】 論理回路検証方法において、仮配線長を求める際、IOパッド-コアマクロ間、コアマクロ内のブロック間及びブロック内の階層に場合分けする。IOパッド-コアマクロ間の仮配線長は、仮配線分岐数、コアマクロ及びダイサイズを要因変数として算出される。コアマクロ内のブロック間の仮配線長は、仮配線分岐数及びコアマクロの対角線長を要因変数として算出される。ブロック内のセル間の仮配線長は、仮配線分岐数及びブロック内のゲート数を要因変数として算出される。更に、前記仮配線長は、仮配線の分岐数に応じた係数を用いて算出される。
請求項（抜粋）：
階層構造を有する論理回路における仮配線の遅延時間を、ゲート単位遅延、配線容量依存係数、仮配線長及び単位長さ当りの配線容量を変数として算出する論理回路検証方法において、前記仮配線長をIOパッド-コアマクロ間、コアマクロ内のブロック間及びブロック内に場合分けして求めることを特徴とする論理回路検証方法。
IPC (2件)：
FI (2件)：
H01L 21/82 T
, H01L 21/82 M
