最適なフィンガー間結合のための最小寸法のフルシリサイドMOSドライバ及びESD保護の設計

発明者： , , , , ,
出願人/特許権者： ,
代理人 (2件)：山田行一 , 野田雅一
公報種別：公表公報
出願番号（国際出願番号）：特願2006-503770
公開番号（公開出願番号）：特表2006-518941
出願日： 2004年02月19日
公開日（公表日）： 2006年08月17日
要約：

複数の交互に配置されたフィンガーを含んでおり、集積回路(IC)のESD保護を提供する目的でICのI/O周辺部に形成されている、静電放電(ESD)MOSトランジスタ。このMOSトランジスタは、P基板と、P基板の上に配置されているPウェルとを含んでいる。複数の交互に配置されたフィンガーのそれぞれは、N+ソース領域と、N+ドレイン領域と、ソース領域とドレイン領域との間に配置されているチャネル領域の上に形成されているゲート領域と、を含んでいる。各ソースと各ドレインは、隣接するフィンガーによって共有されている1列の接点を含んでおり、接点の各列における各接点ホールからゲート領域までの距離は、ICのコア機能要素に対する最小設計規則のもとに定義されている。Pウェルは、ESD現象時にMOSトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生バイポーラ接合トランジスタの共通のベースを形成している。

請求項（抜粋）：

複数の交互に配置されたフィンガーを含んでおり、集積回路(IC)のESD保護を提供する目的で前記ICのI/O周辺部に形成されている、静電放電(ESD)MOSトランジスタであって、 P基板(402)と、前記P基板の上に配置されているPウェル(406)と、それぞれが、N+ソース領域(320)と、N+ドレイン領域(322)と、を備えている前記複数の交互に配置されたフィンガーと、前記ソース領域と前記ドレイン領域との間に配置されているチャネル領域(421)の上に形成されているゲート領域(324)であり、各ソースと各ドレインが、隣接するフィンガーによって共有されている1列の接点を備えており、前記接点の各列における各接点ホールから前記ゲート領域までの距離が、前記ICのコア機能要素に対する最小設計規則のもとに定義されている、前記ゲート領域と、を備えており、前記Pウェルが、ESD現象時に前記MOSトランジスタの各フィンガーを同時にトリガーすることを目的として、寄生バイポーラ接合トランジスタの共通のベースを形成している、静電放電(ESD)MOSトランジスタ。

IPC (5件)：

H01L 27/06 , H01L 27/04 , H01L 21/822 , H01L 21/823 , H01L 29/78

FI (5件)：

H01L27/06 311C , H01L27/04 H , H01L27/06 311A , H01L27/06 102A , H01L29/78 301K

Fターム (60件)：

5F038BH02 , 5F038BH07 , 5F038BH09 , 5F038BH13 , 5F038BH18 , 5F038CA02 , 5F038CD04 , 5F038CD19 , 5F038EZ20 , 5F048AA00 , 5F048AA02 , 5F048AC01 , 5F048AC07 , 5F048AC10 , 5F048BA01 , 5F048BA12 , 5F048BB02 , 5F048BB05 , 5F048BB08 , 5F048BB12 , 5F048BC01 , 5F048BC02 , 5F048BE02 , 5F048BE04 , 5F048BE09 , 5F048BF06 , 5F048BG13 , 5F048BH01 , 5F048BH04 , 5F048CA01 , 5F048CA02 , 5F048CA05 , 5F048CA06 , 5F048CA07 , 5F048CC01 , 5F048CC08 , 5F048CC10 , 5F048CC11 , 5F048CC18 , 5F048CC19 , 5F140AA38 , 5F140AB01 , 5F140AB07 , 5F140AB10 , 5F140BA01 , 5F140BF04 , 5F140BF11 , 5F140BF18 , 5F140BF51 , 5F140BF53 , 5F140BH03 , 5F140BH43 , 5F140BJ01 , 5F140BJ08 , 5F140CB00 , 5F140CB04 , 5F140CB07 , 5F140CB08 , 5F140DA06 , 5F140DA08

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