特許

J-GLOBAL ID：200903007135398918

シングルイベントアップセットに対して強化された冗長回路

発明者： デヴィッド・イー・フルカーソン
出願人/特許権者： ハネウェル・インターナショナル・インコーポレーテッド
代理人 (6件)： 社本 一夫 ,  小野 新次郎 ,  小林 泰 ,  千葉 昭男 ,  富田 博行 ,  西山 文俊
公報種別：公開公報
出願番号（国際出願番号）：特願2006-238761
公開番号（公開出願番号）：特開2007-082206
出願日： 2006年09月04日
公開日（公表日）： 2007年03月29日
要約：

【課題】耐放射性強化を提供することに加え、出力データを記憶するための論理ラッチを提供する。【解決手段】シングルイベントアップセットに対する強化を可能しデータを記憶するために決定ブロックが回路設計に組み込まれる。この決定ブロックは、決定ブロックへの入力が変わらない限りデータを記憶する記憶素子を含む。決定ブロックは、冗長論理ブロックから、又は相補出力を提供するように設計された論理ブロックから第1のデータ入力及び第2のデータ入力を受け取る。正常動作状態の(すなわち妨害がない)間、2つのデータ入力が期待論理レベルである場合、決定ブロックは第1のデータ入力と同じ論理レベルである出力を提供する。正常動作状態の間、2つのデータ入力が期待論理レベルではない場合、決定ブロックは以前の決定ブロックの出力と同じ論理レベルである出力を提供する。【選択図】図2

請求項（抜粋）：

シングルイベントアップセットに対して回路を強化する方法であって、 決定ブロックへの第1の入力及び第2の入力が変わらない限りデータを記憶する記憶素子を含む決定ブロックを提供する段階と、 前記第1の入力及び前記第2の入力が期待論理レベルである場合に前記第1の入力と同じ論理レベルを有する前記決定ブロックからの出力を提供する段階と、 前記第1の入力及び前記第2の入力が期待論理レベルではない場合に前記決定ブロックの以前の出力を提供する段階と、 を組み合わせて含む方法。

IPC (4件)：

H03K 19/20 ,  H01L 21/822 ,  H01L 27/04 ,  H03K 3/356

FI (3件)：

H03K19/20 ,  H01L27/04 H ,  H03K3/356 E

Fターム (13件)：

5F038BH19 ,  5F038DF01 ,  5F038EZ20 ,  5J034AB06 ,  5J034CB01 ,  5J034CB02 ,  5J034DB08 ,  5J042BA19 ,  5J042CA09 ,  5J042CA14 ,  5J042CA24 ,  5J042CA27 ,  5J042DA01

引用特許：

出願人引用 (2件)

• 米国特許第6,753,694号
  
• 米国特許出願番号2002/0175713