特許

J-GLOBAL ID：200903007147904118

テスト回路

発明者： 大澤 徳哉 ,  前野 秀史
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-232845
公開番号（公開出願番号）：特開平10-078475
出願日： 1996年09月03日
公開日（公表日）： 1998年03月24日
要約：

【要約】【課題】 面積の利用効率の高いスキャンパスの構成を提供する。【解決手段】 通常モードにおいては、ロジックテスト信号LOGTEST、RAMテスト信号RAMTEST及びシフトモード信号SMを“0”に設定する。RAMコア91の書き込み動作及び読み出し動作はそれぞれ同期式/非同期式で行われる。ロジックテストモードにおいてはRAMテスト信号RAMTESTが“0”に、ロジックテスト信号LOGTESTが“1”に、それぞれ設定される。RAMテストモードにおいては、RAMテスト信号RAMTESTが“1”に、ロジックテスト信号LOGTESTが“0”に、それぞれ設定される。ロジックテストにおけるロジック部82,83の間に介在するスキャンパスとして、RAMテストにおいてRAMコア91の出力側に設けられるスキャンパスとして、いずれも同一のスキャンパス3aが用いられる。

請求項（抜粋）：

第1乃至第3の回路に対して第1のテストを行うテスト回路であって、前記第1の回路の出力及びスキャンイン信号を入力し、パラレルの態様の第1の出力及びスキャン信号たる第2の出力を選択的に出力する第1のスキャンパスと、前記第1のスキャンパスの前記第1の出力を入力する入力端群及び出力端群を有する第4の回路と、前記第1のスキャンパスの前記第1の出力と、前記第4の回路の出力とを選択的に前記第2の回路に出力する選択手段と、前記第1のスキャンパスの第2の出力と、前記第2の回路の出力と、前記第4の回路の出力とを入力し、これら3者の何れか一つを選択的に前記第3の回路に出力する第2のスキャンパスとを備え、前記第4の回路に対して第2のテストをも行うテスト回路。

IPC (4件)：

G01R 31/28 ,  G06F 11/22 360 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

G01R 31/28 G ,  G06F 11/22 360 P ,  G01R 31/28 V ,  H01L 27/04 T