特許

J-GLOBAL ID：200903007192386772

薄膜トランジスタ及びその製造方法

発明者： 広田 匡紀 ,  布施 マリオ ,  曳地 丈人
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 田中 隆秀 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-277092
公開番号（公開出願番号）：特開平6-132535
出願日： 1992年10月15日
公開日（公表日）： 1994年05月13日
要約：

【要約】【目的】 パターン変換差を利用し、且つ、シャワードーピングを使用して製造できる構造の薄膜トランジスタ及びその製造方法を提供すること。【構成】 ソース電極部2s及びドレイン電極部2dとそれらを接続するチャンネル領域2cとの間にオフセット領域2e,2fを有する島状の電極形成半導体層2と、この島状の電極形成半導体層2の上にゲート絶縁膜3を介して形成されたゲート電極4とを備えた薄膜トランジスタにおいて、前記ゲート電極4は、不純物が加えられた半導体層により形成された下側ゲート電極4aと下側電極4aを形成するためのエッチングではエッチングされない材料により形成された上側ゲート電極4bとを有している。このような薄膜トランジスタは、シャワードーピング時温度上昇してもエッチング特性の劣化しないエッチング用パタ-ンを用いて製造することができる。

請求項（抜粋）：

ソース電極部、ドレイン電極部及びそれらを接続するチャネル領域から構成された島状の電極形成半導体層と、この島状の電極形成半導体層の上にゲート絶縁膜を介して形成されたゲート電極とを備えた薄膜トランジスタにおいて、下記の要件(A1),(A2)を備えたことを特徴とする薄膜トランジスタ、(A1) 前記ゲート電極は、不純物が加えられた半導体層により形成された下側ゲート電極とこの下側ゲート電極を形成するためのエッチングではエッチングされない材料により形成された上側ゲート電極とを有すること、(A2) 前記電極形成半導体層の前記ゲート電極と重なる部分の外側部分には、前記ゲート電極から離れた部分に不純物が加えられた前記ソース電極部及びドレイン電極部が形成され、前記ゲート電極に近接した部分に不純物濃度が低いオフセット領域が形成されたこと。

IPC (2件)：

H01L 29/784 ,  H01L 21/336

FI (2件)：

H01L 29/78 311 G ,  H01L 29/78 311 P