特許

J-GLOBAL ID：200903007202912400

パケット位相同期回路

発明者： 鳥居 豊 ,  森 誠 ,  郷原 忍 ,  大槻 兼市
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-185278
公開番号（公開出願番号）：特開平8-172452
出願日： 1988年07月22日
公開日（公表日）： 1996年07月02日
要約：

【要約】【目的】伝送路の信号をパケット通信装置で処理する信号に変換するパケット位相同期回路で、位相同期に用いるメモリの容量と遅延を小さくしても全パケットを確実に伝送できる経済的な構成の位相同期回路で、しかも、パケット処理時にパケット間に特定の固定長パケットを挿入することにより、通信装置の性能向上に有効な位相同期回路を簡単な構成で経済的に提供する。【構成】固定長のパケットの蓄積を行うバッファメモリとバッファメモリへのパケットの書込みを制御する書込み制御回路、バッファメモリからのパケットを位相同期を取りつつ読出す読出し制御回路とを設けてパケット毎に位相同期を行う。また、パケットの読出し時に周期的あるいは適当な間隔で他のパケットを挿入し、全パケットを伝送するのに必要な伝送速度で信号を出力する。【効果】遅延時間の小さい簡単な構成のパケット位相同期回路が実現出来る。

請求項（抜粋）：

伝送用制御信号を含むオーバーヘッドと情報信号を伝送するペイロードとが周期配置された時分割多重の伝送フォーマットを有し、前記ペイロードには複数個の第1の固定長パケットがパケット多重化されている入力信号を入力し、前記複数個の第1の固定長パケットを通信装置内の信号フォーマットに合わせて出力する前記通信装置のパケット位相同期回路において、前記オーバーヘッドを除去し、前記複数個の第1の固定長パケットを固定長パケット単位で位相同期させるとともに前記第1の固定長パケットと等長の第2の固定長パケットを挿入し、前記通信装置内の位相および信号フォーマットに合わせて前記複数個の第1の固定長パケットおよび第2の固定長パケットを出力してなるセル位相同期回路。

IPC (3件)：

H04L 12/56 ,  H04J 3/06 ,  H04L 7/00

FI (2件)：

H04L 11/20 102 F ,  H04L 11/20 102 Z