特許
J-GLOBAL ID：200903007204051828
ネスト可能な遅延分岐命令を有するマイクロプロセッサを備えたデータ処理装置及びそのマイクロプロセッサを動作させる方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-049945
公開番号（公開出願番号）：特開平10-222367
出願日： 1998年01月26日
公開日（公表日）： 1998年08月21日
要約：
【要約】【課題】 第1の分岐命令の遅延スロット(又は複数の遅延スロット)において第2の遅延命令が発生したときに、命令実行パイプラインが停止することを原因としたパフォーマンスの遅延をなくすようにしたマイクロプロセッサを備えたデータ処理装置及びそのマイクロプロセッサの動作方法を提供する。【解決手段】 マイクロプロセッサ1に命令フェッチ/デコード装置10a〜10cと、算術演算及びロード/ストア装置D1、乗算器M1、ALU/シフタ装置S1、算術論理演算器(ALU)L1、データを読み出し、かつデータを書き込む共有マルチポート・レジスタ・ファイル20aを含む複数の実行装置と、データ・メモリ22とを備え、これらの装置により、インターロックなしに動作する命令実行パイプラインを形成して、ネスト可能である遅延分岐命令を得る。
請求項（抜粋）：
命令実行パイプラインを有する中央処理装置であって、前記パイプラインは第1の所定数のパイプライン・フェーズにおける第1の目標アドレスを有する第1の分岐命令を処理及び実行するように動作可能な前記中央処理装置と、前記所定数のパイプライン・フェーズの最終フェーズにおいて前記第1の目標アドレスを受け取ってフェッチ・アドレスを形成するように動作可能なプログラム・カウンタ回路と、前記プログラム・カウンタ回路により指定された前記フェッチ・アドレスから命令フェッチ・パケットをフェッチするように動作可能なフェッチ回路であって、前記命令フェッチ・パケットは前記命令実行パイプラインにより処理をするように少なくとも一つの命令を有する前記フェッチ回路と、前記第1の目標アドレスを有する前記第1の分岐命令の処理を開始した後、直ちにパイプライン・フェーズにおいて第2の目標アドレスを有する第2の分岐命令の処理を開始するように動作可能な前記命令実行パイプライン用の制御回路とを備え、前記プログラム・カウンタ回路は前記第1の目標アドレスを受け取った後、直ちにパイプライン・フェーズにおいて前記第2の目標アドレスを受け取るように動作可能であるデータ処理装置。
引用特許：
前のページに戻る
