特許
J-GLOBAL ID：200903007207284025
回路の遅延時間演算方法及びその演算装置
発明者：
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-161263
公開番号（公開出願番号）：特開平8-030648
出願日： 1994年07月13日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】 半導体集積回路の論理セルに於ける演算素子ゲート部の遅延時間を、配線抵抗の影響によるゲート遅延の飽和現象の効果を加味した正確な遅延時間を算出する事が可能な遅延時間の演算方法及びその装置である。【構成】 演算素子ゲート部Iと単位配線群h1〜hnとからなる論理セルに於ける演算素子ゲート部Iの遅延時間tを、遅延時間判定演算式(1)を用いて演算するに際し、演算素子ゲートの遅延時間(Tgate) を前記式(1)のVt値が所定の判定レベルとなった時点で決定され、その際に求められた演算素子ゲート部Iの可変抵抗値Rdxを演算素子ゲート部の抵抗値Rdに、補正係数KRdで補正して得た修正抵抗値Rdx’を用いて、演算素子ゲート部Iに於ける正確な遅延時間Tgateを、更めて遅延時間判定演算式(1)から、演算して求める回路の遅延時間演算方法。
請求項（抜粋）：
所定の演算素子ゲート部と一つ又は複数個の単位配線又は単位配線群とから構成されている回路に於ける当該演算素子ゲートの遅延時間を演算するに際し、当該演算素子ゲート部の抵抗値をRd、当該単位配線群で構成されている回路構成を、シングルパイ(π)モデルで等価的に表し、当該単位配線群の総抵抗値の等価抵抗値R、及び当該等価抵抗値Rの両端に接続される容量群をC1及びC2と表わすと共に、当該演算素子ゲート部に於ける遅延時間tと当該演算素子ゲート部の出力電圧Vtとの関係を、当該演算素子ゲート部の抵抗値Rd、当該単位配線群をシングルパイ(π)モデルで等価的に表した場合に於ける当該単位配線群の総抵抗値の等価抵抗値R、及び容量群C1及びC2との関数で表した所定の遅延時間判定演算式を用いて、当該単位配線の接続個数毎に当該演算素子ゲートのそれぞれの遅延時間(Tgate) を測定するに際し、当該遅延時間判定演算式により求められるVt値が、予め定められた所定の判定レベルとなった時刻に於ける、当該所定の数の単位配線群を有する演算素子ゲート部の可変抵抗値Rdxを、当該演算素子ゲート部の抵抗値Rdに予め定められた補正係数を乗じて補正する事により修正抵抗値Rdx’を求めた後、当該抵抗値Rdx’を用いて、前記遅延時間判定演算式から、当該演算素子ゲート部の遅延時間(Tgate) を演算して求める事を特徴とする回路の遅延時間演算方法。
引用特許：
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