特許

J-GLOBAL ID：200903007207314625

ゲート電極の形成方法及び半導体装置の製造方法

発明者： 田邊 充
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-229613
公開番号（公開出願番号）：特開平8-097235
出願日： 1994年09月26日
公開日（公表日）： 1996年04月12日
要約：

【要約】【目的】 リソグラフィーによってゲート長が小さいゲート電極を形成する方法を提供する。【構成】 GaAs基板11上にSiO2 膜12を堆積した後、SiO2 膜12の上に0.5μmの間隔に形成された2つの長方形状の開口部を有するレジストパターン13を形成する。レジストパターン13をマスクとしてSiO2 膜12に対してエッチングを行なって開口部14を形成する。GaAs基板11の上に断面きのこ状の一対のGaAs層15を0.1μmの間隔にエピタキシャル成長させた後、SiO2 膜12を除去する。GaAs層15同士の間からGaAs基板11上にゲート電極用金属を蒸着してゲート長が0.1μmであるゲート電極を形成する。

請求項（抜粋）：

半導体基板上に、所定の間隔で一対の長方形状の開口部を有するマスクパターンを形成する第1の工程と、前記マスクパターンの開口部に露出した前記半導体基板上にエピタキシャル成長させて、該半導体基板及び前記マスクパターンの上に、傘部の先端同士の距離がゲート電極のゲート長になるよう断面きのこ状の一対の結晶体を形成する第2の工程と、前記マスクパターンを除去して、前記半導体基板を前記一対の結晶体同士の間から露出させる第3の工程と、ゲート電極形成用の金属を前記一対の結晶体同士の間から前記半導体基板上に蒸着してゲート電極を形成する第4の工程とを備えていることを特徴とするゲート電極の形成方法。

IPC (5件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/205 ,  H01L 21/28 ,  H01L 21/027

FI (2件)：

H01L 29/80 F ,  H01L 21/30 501