特許

J-GLOBAL ID：200903007224047320

低電力CMOS回路

発明者： カン デ コァン
出願人/特許権者： エルジー セミコン カンパニー リミテッド
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平11-000972
公開番号（公開出願番号）：特開平11-274914
出願日： 1999年01月06日
公開日（公表日）： 1999年10月08日
要約：

【要約】【課題】 待機モード時に電力の消費を最小化することのできる低電力CMOS回路を提供する。【解決手段】 CMOSインバーター回路において、供給電圧VDDと接地電圧VSSとの間には第1PMOSトランジスタPM1と第1NMOSトランジスタNM1とが直列接続されている。ここで、第1PMOSトランジスタPM1、及び第1NMOSトランジスタNM1は、それらの各ウェルにバックバイアス電圧Vbsが印加されるとき、低いしきい電圧及び高いガンマファクタ(γ)を有するように構成されている。待機モード時にバックバイアス電圧Vbsを印加する際、PMOSトランジスタPM1及び接地電圧VSS端子に接続されるNMOSトランジスタNM1は大きなガンマファクタを有するように構成されている。

請求項（抜粋）：

CMOS素子を備える回路において、待機モード時に、バックバイアス電圧を印加する際、PMOSトランジスタ及び低電位電源に接続されるNMOSトランジスタは大きなガンマファクタを有するように構成されることを特徴とするCMOS回路。

IPC (4件)：

H03K 19/0948 ,  H03K 17/16 ,  H03K 17/687 ,  H03K 19/096

FI (4件)：

H03K 19/094 B ,  H03K 17/16 L ,  H03K 19/096 B ,  H03K 17/687 F

引用特許：

審査官引用 (2件)

• 低消費電力型半導体集積回路
  公報種別：公開公報   出願番号：特願平3-269248   出願人：株式会社日立製作所
• シリコン・オン・インシュレータ基板上のCMOS集積回路およびシリコン・オン・インシュレータ基板上に集積回路を形成する方法
  公報種別：公開公報   出願番号：特願平8-178371   出願人：ノーザン・テレコム・リミテッド