特許
J-GLOBAL ID：200903007273301151
半導体記憶装置
発明者：
,
,
,
,
出願人/特許権者：
,
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-212749
公開番号（公開出願番号）：特開平6-060675
出願日： 1992年08月10日
公開日（公表日）： 1994年03月04日
要約：
【要約】 (修正有)【目的】 予備列線が選択された場合の読出の高速化。【構成】 メモリセルがm行n列に配列されたメモリセルアレイ23と、予備メモリセルアレイ24と、セル列のデータが読出される列線BL1,...BLnと、予備列線RBL1,...RBLn1と列アドレス信号に基いてこれに対応する列線を選択する第1の選択信号を出力する列デコーダ26と、不良メモリセル列の列アドレス信号に基づいて1つの予備メモリセル列を選択する第2の選択信号を出力すると共に制御信号を出力する予備列デコーダ27と、第1の選択信号に基づく予備選択する予備カラムゲート回路29と、選択された列線の電位を増幅して基準電位と比較し、それに応じた出力を行うアンプ30と、予備デコーダからの信号に基づいて予備列線が選択される場合に接続を切換えて選択された予備列線に対応する不良列線をアンプから切離すと共に予備列線をアンプに電気的に接続する交換手段MOS1とを備える特徴。
請求項（抜粋）：
複数のメモリセルがm行n列に配列されたメモリセルアレイと、m個の予備メモリセルからなる予備メモリセル列を有する予備メモリセルアレイと、前記メモリセルアレイのメモリセル列のメモリセルのデータが読出される列線と、前記予備メモリセルアレイの予備メモリセル列のメモリセルのデータが読出される予備列線と、列アドレス信号に基づいてこの列アドレス信号に対応する列線を選択する第1の選択信号を出力する列デコーダと、前記メモリセルアレイの不良メモリセル列の列アドレス信号に基づいて1つの予備メモリセル列を選択する第2の選択信号を出力するととも制御信号を出力する予備列デコーダと、前記第1の選択信号に基づいて対応する1つの列線を選択するカラムゲート回路と、前記第2の選択信号に基づいて対応する1つの予備列線を選択する予備カラムゲート回路と、選択された列線又は予備列線の電位を増幅して基準電位と比較し、比較結果に応じた出力を行うセンスアンプと、前記予備デコーダからの制御信号に基づいて予備列線が選択される場合に接続を切換えて前記予備列線に対応する不良列線をセンスアンプから電気的に切離すとともに前記予備列線をセンスアンプに電気的に接続する接続切換手段と、を備えていることを特徴とする半導体記憶装置。
引用特許：
前のページに戻る
