特許
J-GLOBAL ID：200903007334254682
信号処理回路
発明者：
出願人/特許権者：
代理人 (1件)：
森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願平6-128430
公開番号（公開出願番号）：特開平7-336217
出願日： 1994年06月10日
公開日（公表日）： 1995年12月22日
要約：
【要約】【目的】PLL回路を用いた信号処理回路において、PLL回路のロックアップ時間の短縮、および、ロックの安定度の向上を目的とする。【構成】PLL回路136の前段の分周回路121の前段に新たにPLL回路116を追加する。2つのPLL回路は、共に初段に位相比較器112、132を持ち、最終段に電圧制御発振器114、134を持ち、発振器の出力を分周回路115、135により個々の分周比で分周したものを位相比較器112、132に入力する。【効果】前段の追加PLL回路116で、入力信号aがL逓倍されることにより、後段のPLL回路136内の位相比較器132での位相比較が頻繁に行われ、PLL回路136のロックアップ時間が短縮される。
請求項（抜粋）：
2つのPLL回路と1つの分周回路を備え、前記前段のPLL回路の出力を前記分周回路で分周し、前記分周回路の出力を前記後段のPLL回路の入力とすることを特徴とする信号処理回路。
IPC (2件)：
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