半導体集積回路

発明者： ,
出願人/特許権者：
代理人 (1件)：玉村静世
公報種別：公開公報
出願番号（国際出願番号）：特願2005-000090
公開番号（公開出願番号）：特開2006-190727
出願日： 2005年01月04日
公開日（公表日）： 2006年07月20日
要約：

【課題】素子分離領域等から受けるストレスによりMOSトランジスタに生ずる特性変動を使い分けることで回路に要求される所望の性能を実現する。【解決手段】半導体集積回路にはMOSトランジスタが形成される素子活性領域のゲート長方向の寸法を考慮してMOSトランジスタのレイアウト構造が決定されている。素子分離領域等から受けるストレスを考慮したとき、それによる電流駆動能力の低下を抑制すべき回路にはドレイン・ソース間電流の低下が抑制されるようにゲート長方向の素子分離領域間の距離を選べばよい。また、素子分離領域等から受けるストレスを考慮したとき、それによる論理閾値電圧の変動を抑制すべき回路には、そのようなストレスによるドレイン・ソース間電流の変動がpチャンネル型MOSトランジスタとnチャンネル型MOSトランジスタとの間でバランスするようにゲート長方向の素子分離領域間の距離を選べばよい。【選択図】図3

請求項（抜粋）：

ゲート長方向の素子分離領域間の距離が相違する複数種類の第1の素子活性領域の各々に形成されたpチャンネル型MOSトランジスタと、ゲート長方向の素子分離領域間の距離が相違する複数種類の第2の素子活性領域の各々に形成されたnチャンネル型MOSトランジスタと、を有し、ゲート幅が等しいpチャンネル型MOSトランジスタの間ではゲート長方向の素子分離領域間の距離が小さいものほど活性領域に対するストレスの影響によるドレイン・ソース間電流の低下が抑制され、ゲート幅が等しいnチャンネル型MOSトランジスタの間ではゲート長方向の素子分離領域間の距離が大きいものほど活性領域に対するストレスの影響によるドレイン・ソース間電流の低下が抑制される半導体集積回路。

IPC (7件)：

H01L 27/08 , H01L 21/76 , H01L 27/11 , H01L 21/824 , H01L 27/092 , H01L 21/823 , H01L 29/786

FI (6件)：

H01L27/08 331A , H01L21/76 L , H01L27/10 381 , H01L27/08 321D , H01L29/78 613A , H01L29/78 621

Fターム (45件)：

5F032AA01 , 5F032AA35 , 5F032CA17 , 5F032CA20 , 5F048AA04 , 5F048AA07 , 5F048AB01 , 5F048AB04 , 5F048AC03 , 5F048BA01 , 5F048BB01 , 5F048BB03 , 5F048BB05 , 5F048BB14 , 5F048BC01 , 5F048BC03 , 5F048BC18 , 5F048BD01 , 5F048BG13 , 5F083BS00 , 5F083GA11 , 5F083HA02 , 5F083LA04 , 5F083LA05 , 5F083LA07 , 5F083LA10 , 5F083LA29 , 5F083NA01 , 5F083ZA03 , 5F110AA14 , 5F110AA26 , 5F110BB03 , 5F110BB04 , 5F110BB06 , 5F110BB07 , 5F110BB08 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110FF02 , 5F110GG02 , 5F110GG12 , 5F110GG26 , 5F110NN62 , 5F110NN65

引用特許：

出願人引用 (1件)

半導体集積回路装置およびその製造方法
公報種別：公開公報出願番号：特願2001-169631 出願人：株式会社日立製作所

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