半導体記憶装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (6件)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 村松貞男 , 橋本良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-398162
公開番号（公開出願番号）：特開2005-159165
出願日： 2003年11月27日
公開日（公表日）： 2005年06月16日
要約：

【課題】コンタクトの埋め込み不良を抑制する。【解決手段】半導体記憶装置は、メモリセル部と周辺回路部とを有する半導体基板11と、メモリセル部における半導体基板11に配置されたトランジスタ16と、半導体基板11及びトランジスタ16上に形成された第1の絶縁膜18と、メモリセル部における第1の絶縁膜18上に形成され、トランジスタ18と電気的に接続された強誘電体キャパシタ25aと、強誘電体キャパシタ25a上及び第1の絶縁膜18上に形成された水素バリア膜26と、メモリセル部における水素バリア膜26を貫通し、強誘電体キャパシタ25aに電気的に接続された第1のコンタクト30aと、周辺回路部における水素バリア膜26を貫通し、フローティング状態である第2のコンタクト30bとを具備する。【選択図】図10

請求項（抜粋）：

第1の領域と第2の領域とを有する半導体基板と、前記第1の領域における前記半導体基板に配置されたトランジスタと、前記第1及び第2の領域の前記半導体基板及び前記トランジスタ上に形成された第1の絶縁膜と、前記第1の領域における前記第1の絶縁膜上に形成され、前記トランジスタと電気的に接続された第1の強誘電体キャパシタと、前記第1の強誘電体キャパシタ上及び前記第1及び第2の領域における前記第1の絶縁膜上に形成された水素バリア膜と、前記第1の領域における前記水素バリア膜を貫通し、前記第1の強誘電体キャパシタに電気的に接続された第1のコンタクトと、前記第2の領域における前記水素バリア膜を貫通し、フローティング状態である第2のコンタクトとを具備することを特徴とする半導体記憶装置。

IPC (2件)：

H01L27/105 , H01L27/10

FI (2件)：

H01L27/10 444B , H01L27/10 481

Fターム (17件)：

5F083FR02 , 5F083JA14 , 5F083JA15 , 5F083JA17 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083JA43 , 5F083JA45 , 5F083JA56 , 5F083NA01 , 5F083NA08 , 5F083PR33 , 5F083PR40 , 5F083PR47 , 5F083PR48 , 5F083ZA28

引用特許：

審査官引用 (1件)

半導体装置
公報種別：公開公報出願番号：特願2003-143936 出願人：株式会社ルネサステクノロジ

前のページに戻る