特許
J-GLOBAL ID：200903007402129565
半導体記憶装置およびその製法
発明者：
出願人/特許権者：
代理人 (1件)：
朝日奈 宗太
公報種別：公開公報
出願番号（国際出願番号）：特願平5-257332
公開番号（公開出願番号）：特開平6-232416
出願日： 1993年10月14日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 MONOS型やMNOS型などメモリトランジスタとエンハンスメントトランジスタとを組み合わせたメモリセルをマトリックス状に配列した半導体記憶装置を小さいセル面積でメモリセルを形成でき、高集積化、低コスト化を図れる半導体記憶装置およびその製法を提供する。【構成】 第1導電型の半導体基板1表面のチャネル領域6上にゲート絶縁膜7とトラップ膜8とが連らなって設けられ、この2つの膜にまたがるようにゲート電極9が形成され、該ゲート電極9の両側の半導体基板1に第2導電型のソース領域4およびドレイン領域5が形成されている。
請求項（抜粋）：
半導体基板にソース領域とドレイン領域とが設けられ、該ソース領域とドレイン領域とのあいだのチャネル領域上の半導体基板表面の一方側にゲート絶縁膜、他方側にキャリヤを保持するトラップ膜が連らなって設けられ、該ゲート絶縁膜とトラップ膜の接続部上に両膜にまたがってゲート電極が設けられてなるメモリトランジスタがマトリックス状に配列されてなる半導体記憶装置。
IPC (4件)：
H01L 29/788
, H01L 29/792
, H01L 21/31
, H01L 27/115
H01L 29/78 371
, H01L 21/94 Z
, H01L 27/10 434
