特許
J-GLOBAL ID：200903007416478775
パルス位相差検出回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
伊藤 求馬
公報種別：公開公報
出願番号（国際出願番号）：特願平4-190051
公開番号（公開出願番号）：特開平6-011527
出願日： 1992年06月24日
公開日（公表日）： 1994年01月21日
要約：
【要約】【目的】 遅延ゲートの遅延時間のバラツキを防止して、パルス位相差と検出出力との間に良好な線形性を確保する。【構成】 遅延ゲート11,12a,12bを直列接続して遅延ブロック1A,1Bとなし、これら遅延ブロック1A,1Bを並列に折り返して、遅延ゲート12aを遅延ブロック1Bの初段の遅延ゲート11に接続するとともに、遅延ゲート12bをORゲート18、およびANDゲート19を介して遅延ブロック1Aの初段の遅延ゲート11に接続して環状の遅延パルス発生回路1を構成する。遅延ゲート12a,12bの電流駆動能力を、残る遅延ゲート11の電流駆動能力に比して大きく設定する。接続線13,14に出力する遅延ゲート12a,12bの電流駆動能力を大きくするから、大きな配線容量を有する接続線13,14に対して遅延時間の増大を防止することができ、遅延時間のバラツキが防止される。
請求項（抜粋）：
所定の遅延時間を有する信号遅延回路を複数直線状に直列接続した少なくとも1つの遅延ブロックを設け、これら遅延ブロックを並列に折り返して、各遅延ブロックの終段の信号遅延回路を次段の遅延ブロックの初段の信号遅延回路に接続するとともに、最終段の遅延ブロックの終段の信号遅延回路を最初段の遅延ブロックの初段の信号遅延回路に接続して環状遅延パルス発生回路を構成し、該回路に入力する先行パルスを回路内で周回せしめて、後続パルスが入力した時点での、先行パルスの周回位置と周回数より両パルス間の位相差を検出するパルス位相差検出回路であって、上記各遅延ブロックの少なくとも終段の信号遅延回路の電流駆動能力を、残る信号遅延回路の電流駆動能力に比して大きく設定したことを特徴とするパルス位相差検出回路。
IPC (3件)：
G01R 25/04
, G04F 10/06
, H03K 5/26
