半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-288928
公開番号（公開出願番号）：特開平7-142595
出願日： 1993年11月18日
公開日（公表日）： 1995年06月02日
要約：

【要約】【目的】所望のゲート長を有するCMOS型半導体装置の形成方法を提供する。【構成】P型半導体基板1表面にN型ウェル2,P型ウェル3,フィールド酸化膜5等を形成した後、所定の膜厚の多結晶シリコン膜7を形成する。ケミカル・メカニカル・ポリッシング法により、多結晶シリコン膜7a,7b,フィールド酸化膜5a,5bを形成した後、全面にタングステン・シリサイド膜8を形成し、さらにフォトレジスト膜9を形成し、このフォトレジスト膜9を所望のパターンに露光現像した後、タングステン・シリサイド膜8と多結晶シリコン膜7aおよび多結晶シリコン膜7bとを順次エッチングしてゲート電極を形成する。

請求項（抜粋）：

一導電型半導体基板表面に少なくとも逆導電型ウェルを形成し、該半導体基板表面の素子分離領域となる領域にフィールド絶縁膜を形成し、該半導体基板表面の素子形成領域となる領域にゲート絶縁膜を形成する工程と、前記半導体基板表面から前記フィールド絶縁膜上面までの高さより大きな値の膜厚を有する多結晶シリコン膜を全面に形成する工程と、前記フィールド絶縁膜の上面の少なくとも一部が露出するまで前記多結晶シリコン膜を化学的かつ機械的に研磨し、全面に高融点金属シリサイド膜を堆積する工程と、所定のパターンを有するフォトレジスト膜をマスクにして、前記高融点金属シリサイド膜および前記多結晶シリコン膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8238 , H01L 27/092 , H01L 21/28 301 , H01L 29/78

FI (2件)：

H01L 27/08 321 D , H01L 29/78 301 G

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