特許
J-GLOBAL ID：200903007459886796
電界効果型半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-248141
公開番号（公開出願番号）：特開2000-077663
出願日： 1998年09月02日
公開日（公表日）： 2000年03月14日
要約：
【要約】【課題】 パワーMOSFETにおいて、アバランシェ耐量を損なうことなく、オン抵抗を下げる。【解決手段】 チャネルが生じるp型拡散領域3の下部3aにn+半導体領域12を形成する。n+半導体領域12は半導体層100の一方主面からp型拡散領域3の下部3aに至る領域に形成する。n+半導体領域12の不純物濃度は、n-半導体領域2の不純物濃度よりも高濃度にする。
請求項（抜粋）：
互いに対向する一方主面と他方主面とを有する第1導電型の半導体層を備える電界効果型半導体装置において、前記半導体層は、前記半導体層の前記一方主面内に島状に配置された第2導電型の第1の半導体領域と、前記第1の半導体領域の表面内に形成され、前記半導体層側が当該第1の半導体領域で全て覆われるように配置された第1導電型の第2の半導体領域と、前記半導体層の前記一方主面内の、前記第1の半導体領域の周囲における前記半導体層の前記一方主面から前記第1の半導体領域の下部の下側まで配置された第1導電型の第3の半導体領域と、前記第1の半導体領域から離れて前記半導体層の前記一方主面内に配置された第2導電型の第4の半導体領域とを含み、前記電界効果型半導体装置は、前記第2の半導体領域の表面の一部および、前記第1の半導体領域の前記表面の中で前記第2の半導体領域と前記第3の半導体領域との間に在る部分を覆う絶縁膜と、前記チャネル領域上方の前記絶縁膜上に形成されたゲート電極と、前記第1、第2および第3の半導体領域に接触するように配置されたソース電極と、前記半導体層の前記他方主面に接続されたドレイン電極とをさらに備え、前記第3の半導体領域は、当該第3の半導体領域の周囲にある前記半導体層の不純物濃度よりも高い不純物濃度を有し、前記第4の半導体領域の下部の下側を除いて配置され、前記半導体層は、前記第1の半導体領域の下側よりも前記4の半導体領域の下側の方で厚みが薄いことを特徴とする電界効果型半導体装置。
FI (2件)：
H01L 29/78 652 G
, H01L 29/78 657 A
