特許

J-GLOBAL ID：200903007475097246

メモリ回路

発明者： 藤井 洋重
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-159330
公開番号（公開出願番号）：特開平5-012852
出願日： 1991年07月01日
公開日（公表日）： 1993年01月22日
要約：

【要約】【構成】 1ビットデータを記憶するメモリセル1を横方向に32ビット分配列する。32ビット分のメモリセル1を1ブロックとし、4ブロックを縦方向に並べ、128ビット(1ワード)分の記憶領域を構成する。4ブロックを1組とし、256組(256ワード分)備える。32本の書き込み用ビットライン7を、32ビット分のメモリセル1に1本ずつ接続する。それぞれの書き込み用ビットライン7を、縦方向に並べたメモリセル1全てに共通接続する。入力回路3には32ビットのデータが一度に入力する。1ワード分のメモリセル1に、それぞれ1本ずつの読み出し用ビットライン11を接続する。128本それぞれの読み出し用ビットライン11を、縦方向に並べた同一ビット位置のメモリセル1に共通接続する。出力回路5からは128ビットのデータが一度に出力する。【効果】 メモリ回路へ入力データをロードするためのロード回路が不要となり、メモリ回路を用いたプロセッサの回路規模を小さくできる。

請求項（抜粋）：

入力データのビット幅と同一ビット数のメモリセルを1ブロックとし、このブロックが複数ブロック備えられ、入力データのビット幅と同一ビット数のデータ書き込み用信号線が、前記1ブロック内のメモリセルそれぞれに1本ずつ接続され、かつそれぞれのデータ書き込み用信号線は複数ブロックのメモリセルに共通接続され、前記複数ブロック内全てのメモリセルそれぞれには、データ読み出し用信号線が接続されており、前記メモリセルへのデータ書き込み時には、前記入力データを前記データ書き込み用信号線を介して1ブロック内のメモリセルへ一度に書き込み、データ読み出し時には、前記複数ブロック内全てのメモリセルから前記データ読み出し用信号線を介して全データを一度に読み出すことを特徴とするメモリ回路。