特許

J-GLOBAL ID：200903007499870051

マスタスライス方式半導体装置

発明者： 三浦 敬次
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-118632
公開番号（公開出願番号）：特開平5-315575
出願日： 1992年05月12日
公開日（公表日）： 1993年11月26日
要約：

【要約】【目的】同一チップ内に半導体記憶装置を有しているマスタスライス方式半導体装置において、半導体記憶回路領域の電源の揺れが、論理回路領域に伝わり、論理回路部で誤動作がおきる事を防ぐ。【構成】同一半導体基板上に半導体記憶回路を構成するための領域と、あらかじめ素子を規則的に配列させ配線層により所望の回路を実現させる論理回路領域を有するマスタスライス式半導体集積回路装置において、半導体装置を構成するための領域の電源と論理回路領域用電源を電気的に分離して供給する。

請求項（抜粋）：

同一半導体基板上に、半導体記憶回路を構成する第1の領域と、あらかじめ素子を基則的に配列させ、配線層により所望の論理回路を実現する第2の領域と、入出力回路を構成する第3の領域とを有するマスタスライス方式半導体集積回路装置において、前記半導体記憶回路を構成する前記第1の領域に供給する電源配線と、前記第2の領域に供給する前記電源配線と同電位の電源配線を分離して供給するを特徴とするマスタスライス方式半導体装置。

IPC (2件)：

H01L 27/118 ,  H01L 27/06

FI (2件)：

H01L 21/82 M ,  H01L 27/06 321 J

引用特許：

審査官引用 (3件)

• 特開平3-185862
  
• 特開平2-084815
  
• 特開昭58-028852