特許

J-GLOBAL ID：200903007506100780

ヘテロ接合バイポーラ・トランジスタをヘテロ接合FETおよびピン・ダイオードと統合する方法

発明者： バーハン ベイラクタログル
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-071662
公開番号（公開出願番号）：特開平5-090286
出願日： 1992年03月27日
公開日（公表日）： 1993年04月09日
要約：

【要約】【目的】 ヘテロ構造バイポーラ・トランジスタとヘテロ接合FET及びピン・ダイオードを集積化する方法【構成】 基板(10)に第一導電形HBTサブコレクタ領域(12)を形成し、i層(16)、それより広いエネルギー・バンドギャップを有するHFET電子ドナー層(18)を成長させる。第一導電形HFETコンタクト層(20)、第二導電形HBTベース層(22)、第一導電形HBTエミッタ層(24,26,28)を形成する。層(20)と(24,26,28)間に分離領域(30)を注入形成し、層(20)の一部にコンタクト・リセスを形成し、最後に導電性コンタクト(34,44,32,36,40)を形成する。

請求項（抜粋）：

ヘテロ接合バイポーラ・トランジスタ(HBT)をヘテロ接合電界効果トランジスタ(HFET)と統合する方法であって、第一の表面を有する半絶縁半導体基板を提供する段階と、前記基板の前記第一の表面に第一の導電形のHBTサブコレクタ領域を注入する段階と、前記第一の表面にi層を成長させる段階と、前記i層に前記第一の導電形のHFET電子ドナー層を成長させる段階であって、前記ドナー層が前記i層よりも広いエネルギー・バンドギャップを有することと、前記ドナー層に前記第一の導電形のHFETコンタクト層を成長させる段階と、前記HBTサブコレクタ領域の上の前記HFETコンタクト層および前記HFETドナー層をエッチング除去する段階と、前記HBTサブコレクタ領域の上の前記i層に第二の導電形のHBTベース層を選択的に成長させる段階と、前記HBTベース層に前記第一の導電形のHBTエミッタ層を選択的に成長させる段階であって、前記HBTエミッタ層が前記HBTベース層よりも広いエネルギー・バンドギャップを有することと、前記HFETコンタクト層および前記HBTエミッタ層との間の境界に第一の分離領域を注入する段階であって、前記分離領域が前記基板中に下方に伸びていることと、前記HFETコンタクト層の一部分をエッチング除去してHFETゲート・コンタクト・リセスを形成する段階と、導電性コンタクトを前記HFETコンタクト層、前記HFETゲート・コンタクト・リセス、前記HBTエミッタ層、前記HBTベース層、および前記HBTサブコレクタ領域に対して形成する段階とを含む方法。

IPC (6件)：

H01L 21/331 ,  H01L 29/73 ,  H01L 27/06 ,  H01L 29/205 ,  H01L 21/338 ,  H01L 29/812

FI (3件)：

H01L 29/72 ,  H01L 27/06 321 B ,  H01L 29/80 B