特許

J-GLOBAL ID：200903007529624450

半導体装置の製造方法

発明者： 能宗 弘安
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-121488
公開番号（公開出願番号）：特開2000-315661
出願日： 1999年04月28日
公開日（公表日）： 2000年11月14日
要約：

【要約】【課題】 ゲート電極そのものの縮小化、および、ゲート電極同士の間の狭小化を図ることによって、半導体装置の微細化を図る。【解決手段】 コバルトシリサイド膜7a,7bをマスクとして、シリコン酸化膜2の表面が露出するまで、側壁シリコン酸化膜9a,9b、シリコン酸化膜4および多結晶シリコン膜3をエッチングし除去する。それにより、コバルトシリサイド膜7a,7bおよび多結晶シリコン膜3a,3bを含むポリサイド膜からなるゲート電極を形成する。

請求項（抜粋）：

シリコンを含む第1膜の上に、所定のエッチング条件における選択比が前記第1膜より大きな第2膜を形成する工程と、前記第1膜の上面が露出するまで、所定の領域の前記第2膜をエッチングして、所定開口を形成する工程と、少なくとも前記第1膜の露出した表面を覆うように高融点金属膜を堆積する工程と、前記第1膜と前記高融点金属膜とを反応させ、高融点金属シリサイド膜を形成する工程と、未反応の前記高融点金属膜を除去する工程と、前記高融点金属シリサイド膜をマスクとして、前記第2膜および前記第1膜をエッチングし除去する工程とを備える、半導体装置の製造方法。

IPC (5件)：

H01L 21/28 301 ,  H01L 21/3205 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78

FI (4件)：

H01L 21/28 301 D ,  H01L 21/88 Q ,  H01L 27/08 102 D ,  H01L 29/78 301 G

Fターム (56件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD08 ,  4M104DD16 ,  4M104DD32 ,  4M104DD37 ,  4M104DD43 ,  4M104DD64 ,  4M104DD71 ,  4M104DD80 ,  4M104DD84 ,  4M104FF14 ,  4M104GG14 ,  4M104HH14 ,  5F033HH04 ,  5F033HH05 ,  5F033HH06 ,  5F033HH25 ,  5F033HH26 ,  5F033HH27 ,  5F033HH28 ,  5F033MM07 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ11 ,  5F033QQ27 ,  5F033QQ30 ,  5F033QQ31 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ70 ,  5F033QQ73 ,  5F033QQ82 ,  5F033RR04 ,  5F033RR06 ,  5F033TT06 ,  5F033TT07 ,  5F033VV06 ,  5F033XX03 ,  5F040DB01 ,  5F040DC01 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040FC19 ,  5F040FC22 ,  5F040FC28 ,  5F048AA01 ,  5F048AC01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BG11