特許
J-GLOBAL ID：200903007559170240
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
小笠原 史朗
公報種別：公開公報
出願番号（国際出願番号）：特願2004-335132
公開番号（公開出願番号）：特開2006-147805
出願日： 2004年11月18日
公開日（公表日）： 2006年06月08日
要約：
【課題】 高耐圧特性を確保しつつデバイスセルピッチを縮小した、低オン抵抗の半導体装置を提供する。【解決手段】 P型半導体基板10の表層部に、P型半導体基板10よりも十分に高い不純物濃度で形成されたP++型ソース領域40は、少なくともその側面の一部でN-型延長ドレイン領域20と接するように形成されている。ゲート電極70は、N-型延長ドレイン領域20上に、ゲート絶縁膜65を介して形成されており、P++型ソース領域40の端部付近をも覆っている。ゲート電極70に所定の電圧を印加するオン時には、ゲート電極70下のN-型延長ドレイン領域20の表面に縮退領域が現れ、ドレイン電極50とソース電極80との境界部をトンネル電流が流れる。【選択図】 図1
請求項（抜粋）：
横型半導体装置であって、
第1導電型の半導体基板と、
前記半導体基板の表層部に形成された第2導電型の延長ドレイン領域と、
前記延長ドレイン領域よりも高い不純物濃度で、前記延長ドレイン領域の内部に、その表面が前記延長ドレイン領域の表面の一部から露出するように形成された第2導電型のドレイン領域と、
前記延長ドレイン領域とは異なる導電性材料で、前記延長ドレイン領域と少なくとも側面の一部で接するように、前記半導体基板の表層部に形成されたソース領域と、
前記延長ドレイン領域と前記ソース領域との境界近傍の、前記延長ドレイン領域と前記ソース領域との上に、絶縁膜を介して形成されたゲート電極とを備えた半導体装置。
IPC (1件)：
FI (1件)：
Fターム (10件)：
5F140AA25
, 5F140AA30
, 5F140AC12
, 5F140BH13
, 5F140BH30
, 5F140BH47
, 5F140BH49
, 5F140BH50
, 5F140BJ30
, 5F140BK13
