特許
J-GLOBAL ID：200903007603130111
半導体メモリ素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-187131
公開番号（公開出願番号）：特開平6-037271
出願日： 1992年07月14日
公開日（公表日）： 1994年02月10日
要約：
【要約】【目的】 キャパシタの主部と外周部とを接続する底部をエッチングの環境によらずに形成する。【構成】 半導体基板表面に形成されたトランジスタの一方の端子に、上記半導体基板上に形成されたキャパシタの一方の電極を接続したメモリセルを複数個有する半導体メモリ素子の製造方法において、キャパシタの主部形成時に主部以外の部分における主部を構成する導電性材料を完全にエッチングにより除去し、次に主部側壁部を形成する導電性材料を堆積する際に同時に主部と外周部とを接続する底部を形成する。【効果】 主部部分形成時に導電性厚膜のエッチング制御による底部の薄膜の形成が不要となる。
請求項（抜粋）：
半導体基板表面に形成されたトランジスタと上記トランジスタの端子に一方の電極がつながるキャパシタとからなるメモリセルを複数個有し、上記キャパシタの上記一方の電極が、柱状またはカップ状をなす主部と、この主部の側壁の外周近傍を離間して取り巻く外周部と、上記主部の端部と外周部の端部とを接続する底部とからなり、上記キャパシタの他方の電極が絶縁膜を挟んで上記一方の電極の各部に対向する半導体メモリ素子の製造方法であって、(i)上記主部を形成する工程において、導電性材料からなる第1の膜を基板全面に形成し、主部形成部分の上面に第1の膜と選択的にエッチング可能な材料からなる第2の膜を形成してこの第2の膜をマスクとして主部形成部分以外の導電性材料からなる第1の膜が完全に除去されるまでエッチングする工程と、(ii) 導電性材料からなり主部に接して側壁部及び底部を形成する第3の膜と、第1および第3の膜と選択的にエッチング可能な材料からなる第4の膜を上記基板全面上に順次堆積する工程と、(iii)上記主部の側壁部に接する部分以外の上記第4の膜を除去し、上記側壁部を密着して取り巻く外周側壁膜を形成する工程と、(iv) 導電性材料からなる第5の膜を上記基板全面上に堆積する工程と、(v)上記外周側壁膜に接する部分以外の上記第5の膜を除去し、上記外周側壁膜を密着して取り巻く外周部を形成する一方、キャパシタ領域の周囲に露出した第3の膜をエッチングして除去し、側壁部及び外周部を形成する工程と、(vi)上記主部と上記外周部との間に露出した上記第4の膜を除去する工程と、(vii)キャパシタ絶縁膜を挟んで上記主部、底部及び外周部にそれぞれ対向する他方の電極を形成する工程とを有することを特徴とする半導体メモリ素子の製造方法。
IPC (2件)：
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