特許

J-GLOBAL ID：200903007607846669

バッファ回路

発明者： 三浦 清志
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平6-063809
公開番号（公開出願番号）：特開平7-273619
出願日： 1994年03月31日
公開日（公表日）： 1995年10月20日
要約：

【要約】【目的】スキューの発生を防止し、タイミングマージンを小さくすることができ、高速化を図ることができるバッファ回路を実現する。【構成】入力ゲート段を構成するCMOインバータ1の出力と同相出力ゲート段であるCMOSインバータ2の入力との間に、信号経路としてCMOSインバータ3と並列的に、CMOSインバータ1の出力信号と同相の信号を出力するプッシュプル回路20を設け、同相出力と逆相出力へのゲート段数を共に3段と等しくする。その結果、同相出力および逆相出力の遅延時間差をなくすことができ、スキューの発生を防止できる。

請求項（抜粋）：

入力信号に対する同相出力および逆相出力を得るバッファ回路であって、上記入力信号を受けて、当該入力信号と逆相の信号を出力する第1のゲート回路と、上記第1のゲート回路の出力信号を入力し、入力した信号と逆相の信号を得、上記同相出力とする第2のゲート回路と、上記第1のゲート回路の出力信号を入力し、入力した信号と逆相の信号を出力する第3のゲート回路と、上記第3のゲート回路の出力信号を入力し、入力した信号と逆相の信号を得、上記逆相出力とする第4のゲート回路と、上記第1のゲート回路から上記第2のゲート回路に出力された信号を、少なくとも上記第3のゲート回路の信号通過時間に応じた時間だけ遅延させて上記第2のゲート回路に入力させる時間調整回路とを有するバッファ回路。

IPC (2件)：

H03K 5/151 ,  H03K 19/0175

FI (2件)：

H03K 5/15 C ,  H03K 19/00 101 N