特許
J-GLOBAL ID：200903007642189042
テスト回路
発明者：
出願人/特許権者：
代理人 (1件)：
渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-162316
公開番号（公開出願番号）：特開平7-063821
出願日： 1993年06月30日
公開日（公表日）： 1995年03月10日
要約：
【要約】【目的】スキャンパス等のスキャン方式とバウンダリスキャン方式とを併用するテスト回路であっても、テストピンの数を削減し、記述するテストパターンの数を減少させることのできるテスト回路の提供。【構成】バウンダリスキャン方式とスキャン方式とを併用するテスト回路(10)であって、スキャンテスト時にバウンダリスキャンレジスタ(16)の少なくとも1部をパラレル/シリアル変換器(22)、(24)として用い、スキャンデータの入出力をこの変換器(22)、(24)を通して行うことにより上記目的を達成する。
請求項（抜粋）：
バウンダリスキャン方式とスキャン方式とを併用するテスト回路であって、スキャンテスト時にバウンダリスキャンレジスタの少なくとも1部をパラレル/シリアル変換器として用い、スキャンデータの入出力をこの変換器を通して行うことを特徴とするテスト回路。
FI (2件)：
G01R 31/28 V
, G01R 31/28 G
