特許

J-GLOBAL ID：200903007668878741

光半導体素子の製造方法

発明者： 鶴岡 清貴
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願2001-308190
公開番号（公開出願番号）：特開2003-115632
出願日： 2001年10月04日
公開日（公表日）： 2003年04月18日
要約：

【要約】【課題】 リッジ上部の平坦面のみに、かつ、その全面に渡ってp側電極を有する光半導体素子を精度の高いステッパ等を用いることなく、また、精密な目合せを要せずに、精度よく且つ簡単に形成する製造方法を提供する。【解決手段】 リッジ117の両側に土手部119A、119Bを形成し、全面に絶縁体層108を形成した後、その上にフォトレジスト層109を平坦に近い形状に形成し、リッジ上部の平坦面を除く領域上のフォトレジスト層がハーフ露光される条件でフォトレジスト層109を露光することによって、リッジ上部の平坦面上の絶縁体層108のみを露出させる〔(a)〕。次に、リッジ上部の平坦面上の絶縁体層108とキャップ層106とを除去した〔(b)〕後、キャップ層106の層厚よりも薄い層厚の金属層111を全面に形成する〔(c)〕。その後、リフトオフすることにより、リッジ上部の平坦面のみに、かつ、その全面に渡ってp側電極を形成することができる。

請求項（抜粋）：

(1)半導体基板上に、最上層部にコンタクト層またはキャップ層に覆われたコンタクト層を有するストライプ状に隆起したリッジ部を形成する工程と、(2)全面に絶縁体層を形成する工程と、(3)全面にフォトレジスト層を形成する工程と、(4)前記リッジ部の平坦面上のフォトレジスト層を露光して除去する工程と、(5)前記フォトレジスト層をマスクとして前記リッジ部上部の平坦面上の前記絶縁体層、または、前記絶縁体層および前記キャップ層をエッチング除去する工程と、(6)前記リッジ部の前記コンタクト層上に電極層を形成する工程と、を有し、前記第(4)の工程において、少なくとも前記リッジ部の平坦面周辺のフォトレジスト層がハーフ露光であることを特徴とする光半導体素子の製造方法。

IPC (5件)：

H01S 5/042 612 ,  H01L 21/28 ,  H01L 21/3205 ,  H01L 33/00 ,  H01S 5/22

FI (5件)：

H01S 5/042 612 ,  H01L 21/28 G ,  H01L 33/00 E ,  H01S 5/22 ,  H01L 21/88 T

Fターム (28件)：

4M104AA04 ,  4M104BB09 ,  4M104CC01 ,  4M104DD34 ,  4M104DD68 ,  4M104GG04 ,  4M104HH14 ,  4M104HH15 ,  5F033GG02 ,  5F033HH13 ,  5F033QQ41 ,  5F033VV07 ,  5F033XX03 ,  5F033XX07 ,  5F041AA08 ,  5F041AA36 ,  5F041CA39 ,  5F041CA74 ,  5F041CA85 ,  5F041CA98 ,  5F041CB05 ,  5F073AA11 ,  5F073AA13 ,  5F073CA12 ,  5F073DA22 ,  5F073DA30 ,  5F073EA23 ,  5F073EA28