特許
J-GLOBAL ID：200903007740197746
クロック発生回路
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平7-319699
公開番号（公開出願番号）：特開平9-139921
出願日： 1995年11月14日
公開日（公表日）： 1997年05月27日
要約：
【要約】【課題】 水平同期信号と出力クロックの位相差をできるだけ小さくするためには、位相の異なる多数のクロックを発生させる必要があるが、多段の遅延素子が必要となり、回路規模が増加したり、使用するゲートアレイの物理特性によって、クロック遅延段数の変更を必要としたり、温度特性、素子偏差により各遅延素子から出力されるクロックに偏差が生じるという問題点があった。そこで、このような問題点を解決したクロック発生回路を提供することにある。【解決手段】 基本クロックの正位相及び逆位相で、各カウンタ5,6を動作させ、基本クロックを4分周したカウンタ出力を順次正位相及び逆位相で遅延させることにより、位相を45°ずつずらした8種類のクロックを発生し、クロック選択回路13で水平同期信号に最も近い位相のクロックを選択し出力する。遅延させるための手段としてはD型のフリップフロップ回路7〜12を使用する。
請求項（抜粋）：
入力クロックから第1のクロックを得るための第1のクロック発生手段と、前記入力クロックの位相を180°反転させて第2のクロックを得るための第2のクロック発生手段と、前記第1のクロックを分周して第1のカウンタ出力を得るための第1のカウンタ手段と、前記第2のクロックを分周して第2のカウンタ出力を得るための第2のカウンタ手段と、前記第1のカウンタ出力及び前記第2のカウンタ出力を遅延させるための遅延手段と、前記第1のカウンタ出力と前記第2のカウンタ出力と前記遅延手段の出力との中から1つのクロックを選択して出力するためのクロック選択手段とから成ることを特徴とするクロック発生回路。
IPC (2件)：
FI (2件)：
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