特許

J-GLOBAL ID：200903007752723010

ディジタル制御信号の発生装置及び方法

発明者： オラフ ブッセ
出願人/特許権者： パテント-トロイハント-ゲゼルシヤフト フユア エレクトリツシエ グリユーランペン ミツト ベシユレンクテル ハフツング
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願2000-290280
公開番号（公開出願番号）：特開2001-168720
出願日： 2000年09月25日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】改善されたディジタル制御信号の発生装置及び方法を提供する。【解決手段】発振器10と、発振器10の出力端子11に接続されたクロック入力端子22を有しディジタル的コード化変数の値を記憶する16ビットデータラッチ20と、発振器10の出力端子11に接続されたクロック入力端子31を有しディジタル的コード化変数の値を記憶する16ビットデータラッチ30と、加算器40とを備え、加算器40の第1データ入力端子41が16ビットデータラッチ20の出力端子23に、加算器40の第2データ入力端子42が16ビットデータラッチ30の出力端子33に、加算器40のデータ出力端子43が16ビットデータラッチ30のデータ入力端子32に、加算器40の桁上げ出力端子44がパルスディバイダ50に接続される。

請求項（抜粋）：

ディジタル出力端子(11)を有する発振器(10)と、発振器(10)のディジタル出力端子(11)に接続されたクロック入力端子(22)、データ入力端子(21)及びデータ出力端子(23)を有しディジタル的にコード化された変数の値を記憶する第1の記憶手段(20)と、発振器(10)のディジタル出力端子(11)に接続されたクロック入力端子(31)、データ入力端子(32)及びデータ出力端子(33)を有しディジタル的にコード化された変数の値を記憶する第2の記憶手段(30)と、2つのデータ入力端子(41,42)、データ出力端子(43)及び桁上げ出力端子(44)を有する加算器(40)とを備え、加算器(40)の第1データ入力端子(41)が第1の記憶手段(20)のデータ出力端子(23)に接続され、加算器(40)の第2データ入力端子(42)が第2の記憶手段(30)のデータ出力端子(33)に接続され、加算器(40)のデータ出力端子(43)が第2の記憶手段(30)のデータ入力端子(32)に接続され、加算器(40)の桁上げ出力端子(44)がパルスディバイダ(50)に接続されていることを特徴とするディジタル制御信号の発生装置。

IPC (3件)：

H03M 1/82 ,  H03K 7/08 ,  H02M 7/48

FI (3件)：

H03M 1/82 ,  H03K 7/08 A ,  H02M 7/48 H