特許
J-GLOBAL ID：200903007760002275
スタテイツク型ランダムアクセスメモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
桑井 清一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-183103
公開番号（公開出願番号）：特開平5-006699
出願日： 1991年06月27日
公開日（公表日）： 1993年01月14日
要約：
【要約】【目的】 本発明の目的はスタティック型ランダムアクセスメモリ装置のテスト時間を短縮することである。【構成】 テストモード設定回路16はテストモードになると複数の書き込み回路13と複数のセンスアンプ12を活性化する。したがって、入力回路14から出力される入力データは書き込み回路13により複数のメモリセルに同時に書き込まれる。メモリセルから読み出された複数のデータはセンスアンプ12からテストモード切換回路/出力回路15に送られ、テストモード切換回路は複数データの一致を判断し、その結果により出力回路がデータ端子DOUTを論理“1”、論理“0”またはハイインピーダンスとする。【効果】 複数のメモリセルが同時にチェックされるので、テスト時間が短縮される。
請求項（抜粋）：
複数のメモリセルブロックと、該複数のメモリセルブロックにデータをそれぞれ書き込む複数の書き込み回路と、上記複数のメモリブロックから読み出されたデータをそれぞれ増幅する複数のセンスアンプと、通常モード時には入力データを上記複数の書き込み回路のいずれかによりメモリセルブロックに供給させる入力回路と、通常モード時には上記センスアンプから供給される読み出されたデータのいずれかを出力する出力回路とを備えたスタティック型ランダムアクセスメモリ装置において、テストモード時に上記書き込み回路のうちの複数の書き込み回路と上記のセンスアンプのうちの複数のセンスアンプを活性化するテストモード設定回路と、テストモード時に活性化された複数のセンスアンプから供給されたデータの論理を求め出力回路に不良メモリセルの有無を表示させるテストモード切換回路とを備えたことを特徴とするスタティック型ランダムアクセスメモリ装置。
IPC (2件)：
G11C 29/00 303
, G11C 11/413
