特許

J-GLOBAL ID：200903007764424018

高効率故障検出用テストパターンの作成方法

発明者： 出口 千佳広
出願人/特許権者： 富士通株式会社
代理人 (1件)： 京谷 四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-198203
公開番号（公開出願番号）：特開平7-055895
出願日： 1993年08月10日
公開日（公表日）： 1995年03月03日
要約：

【要約】【目的】 LSIの故障箇所を検出する故障検出用テストパータンの生成において、故障検出率を低下させることなく、効率的に故障検出用のテストパターンの数を削減し、シミュレーションの時間の短縮、データ量の減少を図ること。【構成】 LSI内部の順序回路を初期化する初期化リセット信号等によりパターン毎に区切られたテストパターンFN1〜FNnの個々について、全ての故障検出箇所を対象にして故障検出を行う(S1)。そして、それぞれのテストパターンが検出した箇所に基づき不要なテストパターンを割り出し(S2)、割り出した不要なテストパターンを削除し(S3)、故障検出用テストパターンの数を削減させ、高効率故障検出用テストパターンを作成する。無意味となるテストパターンを検出して削除することかができるので、効率良くテストパターン数を削減させることができる。

請求項（抜粋）：

LSI内部の故障箇所を検出する故障検出用テストパターンの作成方法において、LSI内部の順序回路を初期化する初期化リセット信号等によりパターン毎に区切られたテストパターン(FN1〜FNn)の個々について、全ての故障検出箇所を対象にして故障検出を行い(S1)、それぞれのテストパターンが検出した箇所に基づき不要なテストパターンを割り出し(S2)、割り出した不要なテストパターンを削除する(S3)ことにより、故障検出用テストパターンの数を削減させることを特徴とする高効率故障検出用テストパターンの作成方法。

IPC (2件)：

G01R 31/3183 ,  G01R 31/28

FI (2件)：

G01R 31/28 Q ,  G01R 31/28 F