半導体装置の製造方法及び半導体装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：野河信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2000-082365
公開番号（公開出願番号）：特開2001-274263
出願日： 2000年03月23日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】 LDD領域、ポケット層及び高濃度ソース/ドレイン(S/D)領域を、最小限の製造工程数で製造することができる半導体装置の製造方法を提供することを目的とする。【解決手段】 CMOS用半導体基板上のN及びPチャネルトランジスタ(Tr)形成領域にゲート電極を形成し、ゲート電極側壁にサイドウォールスペーサ(SS)を形成し、PチャネルTr形成領域をレジストで被覆し、NチャネルTr形成領域にS/D領域を形成し、この領域におけるゲート電極のSSの一部を除去し、LDD領域を形成し、レジストを除去し、NチャネルTr形成領域をレジストで被覆し、PチャネルTr形成領域にS/D領域を形成し、この領域におけるゲート電極のSSの一部を除去し、LDD領域を形成する半導体装置の製造方法。

請求項（抜粋）：

(a)CMOS回路形成用半導体基板上のNチャネル及びPチャネルトランジスタ形成領域にゲート電極を形成し、(b)ゲート電極側壁にサイドウォールスペーサを形成し、(c)前記Pチャネルトランジスタ形成領域をレジストで被覆し、該レジスト、ゲート電極及びサイドウォールスペーサをマスクとして用いて前記Nチャネルトランジスタ形成領域にイオン注入によりソース/ドレイン領域を形成し、(d)前記Nチャネルトランジスタ形成領域におけるゲート電極のサイドウォールスペーサの一部を除去し、(e)前記レジスト、ゲート電極及び得られたサイドウォールスペーサをマスクとして用いてNチャネルトランジスタ形成領域にイオン注入によりLDD領域を形成し、(f)前記レジストを除去し、(g)前記Nチャネルトランジスタ形成領域をレジストで被覆し、該レジスト、ゲート電極及びサイドウォールスペーサをマスクとして用いて前記Pチャネルトランジスタ形成領域にイオン注入によりソース/ドレイン領域を形成し、(h)前記Pチャネルトランジスタ形成領域におけるゲート電極のサイドウォールスペーサの一部を除去し、(i)前記レジスト、ゲート電極及び得られたサイドウォールスペーサをマスクとして用いてPチャネルトランジスタ形成領域にイオン注入によりLDD領域を形成することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8238 , H01L 27/092 , H01L 29/78 , H01L 21/336

FI (4件)：

H01L 27/08 321 E , H01L 27/08 321 C , H01L 29/78 301 P , H01L 29/78 301 L

Fターム (44件)：

5F040DA06 , 5F040DA17 , 5F040DB03 , 5F040DB09 , 5F040DB10 , 5F040DC01 , 5F040DC03 , 5F040DC04 , 5F040EC01 , 5F040EC07 , 5F040EC08 , 5F040EC09 , 5F040EC10 , 5F040EC13 , 5F040EF02 , 5F040EF13 , 5F040EK01 , 5F040EK05 , 5F040EM01 , 5F040EM02 , 5F040FA05 , 5F040FA07 , 5F040FA10 , 5F040FB03 , 5F040FB04 , 5F040FC02 , 5F040FC13 , 5F040FC21 , 5F040FC22 , 5F048AA05 , 5F048AA07 , 5F048AA09 , 5F048AC03 , 5F048BA01 , 5F048BB05 , 5F048BB08 , 5F048BB09 , 5F048BC06 , 5F048BD04 , 5F048BE08 , 5F048BG14 , 5F048DA25 , 5F048DA27 , 5F048DA30

引用特許：

審査官引用 (8件)

特開昭60-193371
特開平1-214057
特開平2-162761

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