特許

J-GLOBAL ID：200903007827425842

BiCDMOS構造及びその製造方法

発明者： ハムザ・イルマズ ,  リチャード・ケイ・ウィリアムズ ,  マイケル・イー・コーネル ,  ジュン-ウェイ・チェン
出願人/特許権者： シリコニックス・インコーポレイテッド
代理人 (1件)： 大島 陽一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-254786
公開番号（公開出願番号）：特開平7-007094
出願日： 1993年09月17日
公開日（公表日）： 1995年01月10日
要約：

【要約】【目的】 DMOS電力回路、CMOSデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するBiCDMOS構造及びその製造方法を提供することにある。【構成】 基層内に下向きに延出し、かつ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、MOSトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。

請求項（抜粋）：

バイポーラトランジスタとMOSトランジスタとを絶縁するための絶縁構造を用いる過程を有するBiCDMOS構造の製造方法であって、前記絶縁構造が、第1導電型の半導体材料からなる基層内に下向きに延出し、かつ前記基層の上に配置され上側主面を備えた前記第1導電型とは相異なる第2導電型の半導体材料からなるエピタキシャル層内に上向きに延出し、かつ前記エピタキシャル層の前記上側主面の下に配置された上側主面を備えた前記第2導電型の半導体材料からなる埋め込み絶縁領域と、前記エピタキシャル層内のみに配置され、かつ前記基層から分離されかつ電気的に絶縁されるべく前記埋め込み絶縁領域の前記上側主面から上向きに延出し、かつ上側主面を備えた前記第1導電型の半導体材料からなる埋め込みウェル領域と、前記エピタキシャル層内に配置され、かつ前記エピタキシャル層の前記上側主面から前記エピタキシャル層内に下向きに延出し、かつ前記基層から分離されかつ電気的に絶縁されるべく前記埋め込みウェル領域の前記上側主面に接触する下側主面を備えた前記第1導電型の半導体材料からなるウェル領域とを有し、前記バイポーラトランジスタが、前記エピタキシャル層の前記上側主面の前記ウェル領域内に形成され、前記MOSトランジスタが、前記ウェル領域外の前記エピタキシャル層の前記上側主面に形成されることを特徴とするBiCDMOS構造の製造方法。

IPC (2件)：

H01L 21/8249 ,  H01L 27/06

引用特許：

審査官引用 (3件)

• 特開昭62-247558
  
• 特開平3-126256
  
• 特開平2-137262