特許

J-GLOBAL ID：200903007840229750

静電放電対策用保護回路

発明者： カルロス・エイチ・ディアズ
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 上野 英夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-224636
公開番号（公開出願番号）：特開平8-097376
出願日： 1995年08月09日
公開日（公表日）： 1996年04月12日
要約：

【要約】【課題】電源電圧VDDが供給されていない場合に、静電放電(ESD)保護のためのトリガのしきい値を大きくとることのできる装置を提供する。【解決手段】本発明の一実施例によれば、直列接続された上部および下部インバータと、導通状態によりSCRをトリガするトリガFETとを備え、トリガFETのゲートが下部インバータの端子間電圧により駆動される、ICのESD保護のための2モード・トリガ回路が提供される。2モード・トリガ回路のトリガしきい値は、2モード・トリガを構成する直列接続された上部および下部インバータ間に定電圧降下手段を挿入することにより、VDDが存在しない場合に、VDDより高くすることができる。これにより、トリガFETをターン・オンして実際にESD保護を行なうSCRを駆動させる前に乗り越えなければならないオフセット電圧が提供される。

請求項（抜粋）：

複数の電気端子を有する集積回路用の静電放電対策用保護回路であって、集積回路内を流れる電流の電源帰路として機能する基準電位点と、前記複数の端子のうちの一つに結合された導電経路を介して静電放電を感受する信号ノードと、ゲートを有し、前記信号ノードと前記基準電位点との間に結合されたSCRと、ゲートと、前記SCRのゲートに結合されたドレインと、前記基準電位点に結合されたソースとを有するトリガFETと、ドレインと、前記信号ノードに結合されたソースと、電源に結合されたゲートとを有する第1のインバータFETと、ドレインと、前記基準電位点に結合されたソースと、前記電源に結合されたゲートとを有する第2のインバータFETと、前記第1のインバータFETのドレインと、前記第2のインバータFETのドレインとの間に結合され、定電圧降下を示す2端子回路網と、を備えて成り、前記トリガFETのゲートが前記第2のインバータFETのドレインに結合されていることを特徴とする静電放電対策用保護回路。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  H03K 17/08 ,  H03K 17/567 ,  H05F 3/02

FI (2件)：

H01L 27/04 H ,  H03K 17/56 C