特許

J-GLOBAL ID：200903007903155450

メモリデバイス及びその製造方法並びに電子機器

発明者： 桜井 和徳
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 稲葉 良幸 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-349533
公開番号（公開出願番号）：特開2001-168293
出願日： 1999年12月08日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】 各線状電極間距離が小さく、大容量メモリ及び小型化が実現できると共に、精度よく確実に周辺回路へ接続が可能な単純マトリクス構造のメモリデバイス及びその製造技術を提供する。【解決手段】 第1の線状電極と、前記第1の線状電極上に形成されたメモリ層と、前記メモリ層上に形成され、前記第1の線状電極に直交する第2の線状電極とを備えており、前記第1の線状電極と前記第2の線状電極が積層方向に重なる各交差部にメモリセルが形成される単純マトリクス構造のメモリデバイスであって、前記第1の線状電極及び前記第2の線状電極それぞれに、周辺回路と接続するための接続端子を設け、該接続端子の少なくとも1つを、前記メモリセル間に配置した。

請求項（抜粋）：

第1の線状電極と、前記第1の線状電極上に形成されたメモリ層と、前記メモリ層上に形成され、前記第1の線状電極に直交する第2の線状電極とを備えており、前記第1の線状電極と前記第2の線状電極が積層方向に重なる各交差部にメモリセルが形成される単純マトリクス構造のメモリデバイスであって、前記第1の線状電極及び前記第2の線状電極それぞれに、周辺回路と接続するための接続端子が設けられ、該接続端子の少なくとも1つが、前記メモリセル間に配置されていることを特徴とするメモリデバイス。

IPC (4件)：

H01L 27/10 451 ,  H01L 27/10 471 ,  H01L 27/10 495 ,  H01L 21/316

FI (4件)：

H01L 27/10 451 ,  H01L 27/10 471 ,  H01L 27/10 495 ,  H01L 21/316 G

Fターム (25件)：

5F058BA11 ,  5F058BC03 ,  5F058BC04 ,  5F058BF46 ,  5F058BF47 ,  5F058BF80 ,  5F058BH01 ,  5F058BJ01 ,  5F083FR01 ,  5F083GA09 ,  5F083HA10 ,  5F083JA14 ,  5F083JA38 ,  5F083JA43 ,  5F083KA01 ,  5F083KA05 ,  5F083LA10 ,  5F083LA12 ,  5F083LA16 ,  5F083MA01 ,  5F083MA16 ,  5F083PR22 ,  5F083PR23 ,  5F083ZA23 ,  5F083ZA30