特許

J-GLOBAL ID：200903007912471845

除算回路

発明者： 谷口 隆志
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 滝本 智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-094857
公開番号（公開出願番号）：特開平8-292877
出願日： 1995年04月20日
公開日（公表日）： 1996年11月05日
要約：

【要約】【目的】 1サイクル毎に数桁ずつの冗長2進数の商を決定して通常の2進数に変換し、レイアウト面積の小さい除算器を提供する。【構成】 複数桁の冗長2進数表現の第1の商を求める手段103a〜103dと、求めた前記第1の商に対して冗長表現の部分剰余を生成し出力する手段104a〜104dと、前記冗長表現の部分剰余の正負の符号を求める手段105と、前記部分剰余の正負の符号により、前記複数桁の第1の商を2進数に変換したデータと、それより1小さいデータとから選択して第2の商を出力する商変換手段106とを設けている。

請求項（抜粋）：

入力された2つのデータの除算を行う除算器において、複数桁の基数nのSD数(signed digit number)の第1の商を求める手段と、求めた前記第1の商に対して冗長表現の部分剰余を生成し出力する手段と、前記冗長表現の部分剰余の正負の符号を求める手段と、前記部分剰余の正負の符号により、前記複数桁の第1の商を2進数に変換したデータと、それより1小さいデータとから選択して第2の商を出力する商変換手段とを備えたことを特徴とする除算回路。