三値論理入力回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-265566
公開番号（公開出願番号）：特開平8-130463
出願日： 1994年10月28日
公開日（公表日）： 1996年05月21日
要約：

【要約】【目的】トライステートタイプの出力バッファと他の回路に影響を与えることなく接続でき、さらに単電源で使用でき、非動作時の消費電流を実質的に無くする三値論理入力回路を提供する。【構成】入力を固定するスイッチと、出力状態を保持するラッチ回路とを備え、これらのスイッチとラッチ回路を時間差を付けて制御することにより、非動作時の消費電流を実質的に無くする。また、入力を固定するスイッチを備えたことにより、消費電流について他の回路に影響を与えることなくトライステートタイプの出力バッファと直接接続でき、また、単電源で使用できる。

請求項（抜粋）：

高電位レベル、低電位レベルおよび前記高電位レベルと前記低電位レベルとの中間電位レベルのそれぞれの入力信号を受ける入力端子と、異るしきい値を有し前記入力信号に対応して出力信号を出力する入力信号電圧判定手段と、第1の制御信号により制御され前記入力信号電圧判定手段の出力状態を保持するラッチ回路と、前記入力端子と前記入力信号電圧判定手段との間に設けられ第2の制御信号でオン/オフを制御され前記入力信号のオン/オフをするスイッチとを備え、前記スイッチにより前記入力信号をオン状態にするとき前記入力信号電圧判定手段の前記出力状態を前記ラッチ回路に書込み、前記スイッチにより前記入力信号をオフ状態にするとき前記出力状態を前記ラッチ回路に保持するよう前記スイッチと前記ラッチ回路とを時間差を付けて制御することを特徴とする三値論理入力回路。

IPC (3件)：

H03K 19/20 101 , H03K 19/0175 , H03M 5/16

引用特許：

審査官引用 (3件)

特開昭56-153841
特公平5-069329
特開平4-179313

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