特許

J-GLOBAL ID：200903007937735693

マイクロプロセッサ及びマルチタスク管理方法

発明者： 佐藤 浩一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-131716
公開番号（公開出願番号）：特開平7-334376
出願日： 1994年06月14日
公開日（公表日）： 1995年12月22日
要約：

【要約】【目的】 プログラム開発時においてスタック操作による問題点が発生するか否かを容易にチェックすることができる技術を提供する。【構成】 SPレジスタ9に格納されている値、即ち現状のスタックポインタの値は信号線19を介して、SPPレジスタ15に格納されている値は信号線20を介して、それぞれSP比較回路17に与えられる。SP比較回路17はSPレジスタ9に格納されていた値がSPPレジスタ15に格納されていた値よりも小さい場合には信号線21を“H”にし、それ以外の場合には信号線21を“L”に設定する。信号線21が“L”から“H”になったときに、SPPレジスタ15にはSPレジスタ9に格納されていた値が与えられる。【効果】 SPPレジスタ15には常にスタックポインタの最小値が格納されることになる。

請求項（抜粋）：

スタック操作を行うマイクロプロセッサであって、(a)スタックの現状のスタックポインタを格納するスタックポインタレジスタと、(b)スタックポインタピークレジスタと、(c)(c-1)前記スタックポインタレジスタの格納するデータが与えられる第1入力端と、(c-2)前記スタックポインタピークレジスタの格納するデータが与えられる第2入力端と、(c-3)前記第1入力端に与えられたデータと、前記第2入力端に与えられたデータとを比較し、所定の大小関係に基づいて前記スタックポインタピークレジスタの格納するデータを更新する出力端とを有する比較器と、(d)前記スタックポインタピークレジスタに対して所定の値を格納する命令を解析する、命令解析部とを備えるマイクロプロセッサ。

IPC (3件)：

G06F 9/46 313 ,  G06F 9/42 330 ,  G06F 11/30 305