特許
J-GLOBAL ID：200903008032435080
ポリシング制御回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-042769
公開番号（公開出願番号）：特開平5-244189
出願日： 1992年02月28日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】 ATM通信方式に於けるポリシング制御回路に関し、ポリシング制御の精度を向上し、且つハードウェアを削減する。【構成】 セル情報分岐4によりヘッダ等のセル識別情報を分岐し、違反判定回路により到着セルが違反セルと判定した時に、遅延部6を介してセル制御部5に加えられるセルの廃棄等の処理を行う構成に於いて、呼設定時の加入者からのポリシング申告値を保持するパラメータ保持部3と、時間間隔法,T-X法,DB法,CAT-M法等による複数種類の違反判定回路1-1〜1-nと、パラメータ保持部3に保持されたポリシング申告値に基づいて複数種類の違反判定回路1-1〜1-nの中の一つを選択する選択回路2とを備えている。
請求項（抜粋）：
非同期転送モード通信方式に於ける加入者からのポリシング申告値と、セルのトラヒックの測定値とを比較して制御を行うポリシング制御回路に於いて、セルのトラヒックを測定して違反セルか否かを判定する複数種類の違反判定回路(1-1〜1-n)と、前記加入者からのポリシング申告値に従って前記複数種類の違反判定回路(1-1〜1-n)の中の一つを選択する選択回路(2)とを備えたことを特徴とするポリシング制御回路。
引用特許：
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