特許
J-GLOBAL ID：200903008037030372
キャッシュメモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
杉村 次郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-059210
公開番号（公開出願番号）：特開平5-225057
出願日： 1992年02月14日
公開日（公表日）： 1993年09月03日
要約：
【要約】【目的】 キャッシュメモリの容量を増大させなくてもメインメモリに1〜数ビット程度の情報を持たせるだけでキャッシュヒット率を高め、キャッシュメモリを効率良く使用する。【構成】 MPU3とメインメモリ1との間にはキャッシュメモリ2が備えられている。メインメモリ1には各データに対応して予めキャッシュ明示ビット情報が記憶されている。キャッシュコントローラ4はこのキャッシュ明示ビット情報に基づいてキャッシュメモリ2への登録可否を判別する。そして、メインメモリ1からのデータ読み出し時に、キャッシュコントローラ4はこの判別結果に基づいてメインメモリ1からの読み出しデータをキャッシュメモリ2に登録したり、キャッシュメモリ2への登録を禁止する。
請求項（抜粋）：
プロセッサとメインメモリとの間に備えられたキャッシュメモリを制御するキャッシュメモリ制御装置において、メインメモリ内の各データに対応して予め記憶されている制御情報に基づいてキャッシュメモリへの登録可/不可を判別する判別手段と、メインメモリからのデータ読み出し時に前記判別手段の判別結果に基づいてキャッシュメモリへの登録を制御する制御手段と、を具備したことを特徴とするキャッシュメモリ制御装置。
IPC (2件)：
G06F 12/08 310
, G06F 12/08
