高電圧縦型DMOSトランジスタ及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (2件)：志賀正武 , 渡邊隆
公報種別：公開公報
出願番号（国際出願番号）：特願2003-162647
公開番号（公開出願番号）：特開2004-064063
出願日： 2003年06月06日
公開日（公表日）： 2004年02月26日
要約：

【課題】高電圧動作トランジスタとして代表的な縦型DMOSを効果的に素子分離すると同時にドレーン・ソースオン抵抗を減少させる方法と構造とを提供する。【解決手段】半導体基板に埋没層形成後素子分離用トレンチを形成し絶縁膜でフィリングする。次いで、その上部にエピタキシャル層を成長させ、埋没層に至る深さまでエッチングしてドレーン用トレンチを形成する。素子分離膜と隣接したトレンチ側壁に絶縁膜スペーサを形成した後、トレンチを導電物質に埋め込んでプラグ型ドレーンを形成し、エピタキシャル層上にゲートとソースとを形成する。これにより、ドレーン・ソースオン抵抗減少で電流増加効果を得ることができ、既存の素子分離膜を適用することより素子分離膜の面積を効果的に狭めることができてチップ面積を狭められる。【選択図】図6

請求項（抜粋）：

第1導電型の半導体基板に前記第1導電型と反対になる第2導電型の高濃度埋没層を形成する段階と、前記埋没層と半導体基板とをエッチングして素子分離用トレンチを形成し、絶縁膜でフィリングして素子分離膜を形成する段階と、前記埋没層及び素子分離膜上に第2導電型低濃度エピタキシャル層を成長させ、前記素子分離膜横に前記埋没層と合う深さまでエッチングしてドレーン用トレンチを形成する段階と、前記ドレーン用トレンチ側壁のうち前記素子分離膜と隣接した側壁に絶縁膜スペーサを形成する段階と、前記ドレーン用トレンチの内部を導電物質で充填して第2導電型プラグ型ドレーンを形成する段階と、前記プラグ型ドレーンが形成された結果物上にゲートとソースとを形成する段階とを含むことを特徴とするDMOS製造方法。

IPC (6件)：

H01L27/08 , H01L21/336 , H01L21/76 , H01L21/8234 , H01L27/088 , H01L29/78

FI (11件)：

H01L27/08 331A , H01L29/78 652G , H01L29/78 652L , H01L29/78 652R , H01L29/78 656A , H01L29/78 658F , H01L29/78 301D , H01L29/78 301R , H01L27/08 102B , H01L27/08 102E , H01L21/76 L

Fターム (52件)：

5F032AA34 , 5F032AA44 , 5F032AA45 , 5F032AA47 , 5F032BA01 , 5F032CA01 , 5F032CA17 , 5F032CA24 , 5F032DA12 , 5F032DA30 , 5F048AA01 , 5F048AA04 , 5F048AA05 , 5F048AC06 , 5F048BA02 , 5F048BA05 , 5F048BA12 , 5F048BC03 , 5F048BD06 , 5F048BF04 , 5F048BF05 , 5F140AA30 , 5F140AA39 , 5F140AC21 , 5F140AC23 , 5F140BA01 , 5F140BA16 , 5F140BD19 , 5F140BE07 , 5F140BF44 , 5F140BH10 , 5F140BH25 , 5F140BH28 , 5F140BH30 , 5F140BH43 , 5F140BH47 , 5F140BH49 , 5F140BJ01 , 5F140BJ04 , 5F140BJ11 , 5F140BJ14 , 5F140BJ27 , 5F140BK13 , 5F140BK21 , 5F140BK24 , 5F140BK30 , 5F140BK32 , 5F140CB01 , 5F140CB04 , 5F140CB10 , 5F140CE06 , 5F140CE07

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