特許

J-GLOBAL ID：200903008054787290

CMOS半導体装置とその製造方法

発明者： 寺尾 典之
出願人/特許権者： 株式会社リコー
代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平6-210368
公開番号（公開出願番号）：特開平8-055914
出願日： 1994年08月10日
公開日（公表日）： 1996年02月27日
要約：

【要約】【目的】 デュアルゲート構造のCMOS半導体装置のような複雑なプロセスを用いることなく、ハーフミクロン以下の微細なゲート長をもつCMOS半導体装置を実現する。【構成】 ゲート酸化膜4を形成した後、ボロンがドープされたP型ポリシリコン膜5をCVD法により堆積し、パターン化してNMOSFET用とPMOSFET用のゲート電極を形成する。NMOSFETに対してゲートポリシリコン膜5とフィールド酸化膜3をマスクとしてN-層6を形成するためにN型不純物の注入を行なう。その後、P型ポリシリコン膜5を熱酸化し、約500Åの厚さのシリコン酸化膜10を形成し、そのシリコン酸化膜10をサイドウォールとするゲート電極とフィールド酸化膜3とをマスクとして基板に不純物を注入し、N+層7とP+層8をそれぞれ形成する。

請求項（抜粋）：

PチャネルMOSFETとNチャネルMOSFETのゲート電極の少なくともゲート絶縁膜直上部分がP型ポリシリコン層であることを特徴とするCMOS半導体装置。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78

FI (3件)：

H01L 27/08 321 D ,  H01L 29/78 301 G ,  H01L 29/78 301 C