特許
J-GLOBAL ID：200903008059523488
並列化空間分割スイッチ回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-130940
公開番号（公開出願番号）：特開平6-343185
出願日： 1993年06月02日
公開日（公表日）： 1994年12月13日
要約：
【要約】【目的】 小端子数のスイッチ回路を用いて多端子の空間分割スイッチ回路を構成する。【構成】 4パス入力信号1〜4を2グループに分け、各グループ1,2と3,4とを夫々2つの直並列変換回路50,51へ入力する。これ等並列変換出力5〜8個の2:1選択回路60へ夫々組合せて入力する。選択回路60の各出力10,13,16,19等を対応するビットメモリ70へ夫々供給する。各ビットメモリ70の出力のうち2つの出力同士を合成して4つの出力24〜27を得、2つの並直列変換回路80,81により直列変換し、所望の4パス出力信号28〜31を得る。【効果】 小端子のスイッチ回路の並列設置により、多端子のスイッチ回路が構成でき、またパス設定とスイッチ回路の接点設定とが一対一に対応でき、一意の接続設定が可能。
請求項（抜粋）：
入力パス数q、入力側並列化数m、出力パス数n、出力側並列化数p(p≧m)の並列化空間分割スイッチ回路であって、q個の入力パスからのビット直列信号をパス順にq/mパス毎のm群に分割し、各群毎にq/mパスからのq/mパス並列・q/mビット直列信号単位毎に、q/mワード直列・q/mビット並列信号に変換するm個の直並列変換回路と、これ等m個の直並列変換回路の第i番目のビット信号q/m本を入力としてこのq/m本ワード直列・q/mビット並列信号から第j×n/p+1番目〜第j×n/p+n/p番目までの出力パス(j=0〜n/p-1)へのワードを選択する第1番目〜第n/p番目までのn/p個のm:1選択回路n/p組と、この選択回路の出力を一時記憶する第1番目〜第n/p番目までのn/p個のメモリn/p組と、このn/p組の第1番目〜第n/p番目までのn/p個のメモリから順次出力をn/pワード直列・n/pビット並列信号として導出するメモリ読出し回路とにより構成されるi=1〜n/pまでのn/p個の単位スイッチ回路と、第i番目の単位スイッチ回路の第k番目(k=1〜n/p)の出力n/p本を入力としてこのn/pワード直列・n/pビット並列信号をn/pパス並列・n/pビット直列信号に変換して第(k-1)×n/p+1番目〜第k×n/p番目までの出力信号とする合計n/p個の並直列変換回路と、を含むことを特徴とする並列化空間分割スイッチ回路。
IPC (3件)：
H04Q 3/52 101
, H04Q 3/52
, H04Q 11/04
